文档介绍：数字逻辑设计基础器件和概念
1 单元与层次
在数字逻辑设计中，一般采用基本构造模块来组成数字系统。通常将这种基本构造模块（无论简单还是复杂）称作单元（cell）。
基本单元是系统的基本构成模块。通过对基本单元进行组合, 可以构成较大、较复杂的A、B、C单元，而A、B、C单元进一步用于构成更大的X单元和Y单元。这种设计方式可称作层次设计方法。
第二讲数字系统设计的基础知识1
2021/1/13
1
图 2-1 层次设计的级别
第二讲数字系统设计的基础知识1
2021/1/13
2
2 基本逻辑电路
任何复杂的数字系统从原理上而言，最终都可以分解成基本的逻辑门和存储器元件。  
1）逻辑门
逻辑门是设计数字系统的基础，最基本的逻辑门有与门、或门、非门三种，由此导出的逻辑门有与非门、或非门、异或门等，如与非门是由与门和非门结合起来的逻辑门，或非门是由或门和非门结合起来的逻辑门。在输入输出和总线设计中还常用到三态门。常用逻辑门的逻辑符号及真值表如图所示。
第二讲数字系统设计的基础知识1
2021/1/13
3
图 2-2 常用门的表示
与门：
A
B
0
0
1
1
0
1
0
1
A
·
B
0
0
0
1
A
B
A
·
B
或门：
A
B
0
0
1
1
0
1
0
1
A
＋
B
0
1
1
1
A
B
A
＋
B
非门：
A
A
0
1
1
0
A
A
与非门：
A
B
0
0
1
1
0
1
0
1
1
1
1
0
A
B
或非门：
A
B
0
0
1
1
0
1
0
1
1
0
0
0
A
B
A
·
B
A
·
B
B
A
+
B
A
+
三态门：
A
A
S
0
0
1
1
1
0
0
·
B
0
1
Z
Z
B
S
1
第二讲数字系统设计的基础知识1
2021/1/13
4
逻辑门相关基本概念
四值逻辑：逻辑值1、逻辑值0、未知值X、高阻值Z。
逻辑器件延时：0=>1 上升延时， 1=>0 下降延时，
0、1、x=>Z 关断延时。惯性延时。
逻辑路径延时：逻辑器件间互连线的延时。传输延时。
逻辑器件负载模型：CMOS逻辑器件的负载可等效为RC电路，负载越多，电容越大。
逻辑器件扇出：逻辑器件输出连接的负载数目为扇出。如一个非门的输出连接了三个逻辑门的输入，则称该非门的扇出为3。扇出越大，负载越大，等效传输延时越大。
第二讲数字系统设计的基础知识1
2021/1/13
5
2）触发器
我们把具有存储记忆一位二值信号功能的基本单元电路称为触发器。
根据触发器电路结构和功能的不同，可以分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等。
在目前的数字系统同步电路设计中，一般只使用D触发器。
在异步电路设计中用到RS触发器和其它触发器。
第二讲数字系统设计的基础知识1
2021/1/13
6
(a) 符号； (b) 功能特点；(c)建立、保持时间
建立时间——在时钟跳变前数据必须保持稳定（无跳变）的时间。
保持时间——在时钟跳变后数据必须保持稳定的时间。
D触发器
D
(
t
)
D
D
Q
Q
Q
(
t
)
)
(
Q
t
CLK
(
a
)
(
b
)
0
1
1
D
(
t
)
Q
(
t
＋
T
)
0
Q
(
t
＋
T
)＝
D(t)
D
CLK
建立时间
保持时间
(
c
)
Clear
第二讲数字系统设计的基础知识1
2021/1/13
7
D触发器的亚稳态(metastability)概念
当某个异步信号被送入一个同步触发器时，就可能发生亚稳态现象。如图所示，当输入D与时钟CLK1同时在亚稳态时间窗内翻转时，D触发器的输出可能出现一种不是1，也不是0的不确定中间状态，并可能维持一段时间，称亚稳态。
D
Q
CLK1
异步输入
输出
CLK1
D
Q
亚稳态
亚稳态时间窗
第二讲数字系统设计的基础知识1
2021/1/13
8
D触发器的亚稳态特性
亚