文档介绍：2021年企业招聘面试的相关资料
面试资料
1 什么是Setup 和Holdup时间？
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边缘前，数据信号需要保持不变时间。保持时间是指时钟跳变边缘后数据信号需要保持不变时间。见图1。
假如不满足建立和保持时间话，那么DFF将不能正确地采样到数据，将会出现metastability情况。
假如数据信号在时钟沿触发前后连续时间均超出建立和保持时间，那么超出量就分别被称为建立时间裕量和保持时间裕量。
图1 建立时间和保持时间示意图
2什么是竞争和冒险现象？怎样判定？怎样消除？
在组合逻辑中，因为门输入信号通路中经过了不一样延时，造成抵达该门时间不一致叫竞争。
产生毛刺叫冒险。
假如布尔式中有相反信号则可能产生竞争和冒险现象。
处理方法：一是添加布尔式消去项，二是在芯片外部加电容。
3 用D触发器实现2倍分频逻辑电路？
Verilog描述：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
图形描述：
4 什么是"线和"逻辑，要实现它，在硬件特征上有什么具体要求？
线和逻辑是两个输出信号相连能够实现和功效。在硬件上，要用oc门来实现，因为不用oc门可能使灌电流过大，而烧坏逻辑门。
同时在输出端口应加一个上拉电阻。
5 什么是同时逻辑和异步逻辑？
同时逻辑是时钟之间有固定因果关系。
异步逻辑是各时钟之间没有固定因果关系。
6 请画出微机接口电路中，经典输入设备和微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。
7 你知道那些常见逻辑电平？TTL和COMS电平能够直接互连吗？
12，5，
TTL和CMOS不能够直接互连，-，而CMOS则是有在12V有在5V。CMOS输出接到TTL是能够直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或12V。
8 可编程逻辑器件在现代电子设计中越来越关键，请问：你所知道可编程逻辑器件有哪些？
PAL，PLD，CPLD，FPGA。
9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
10 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包
括原理图和PCB图）到调试出样机整个过程。在各步骤应注意哪些问题？
电源稳定上，电容选择上，和布局大小。
11 用逻辑门和cmos电路实现ab+cd
12 用一个二选一mux和一个inv实现异或
13 给了regsetup,hold时间，求中间组合逻辑delay范围。
Delay < period - setup - hold
14 怎样处理亚稳态
亚稳态是指触发器无法在某个要求时间段内达成一个可确定状态。当一个触发器进入亚稳态时，既无法估计该单元输出电平，也无法估计何时输出才能稳定在某个正确电平上。在这个稳定时间，触发器输出部分中间级电平，或可能处于振荡状态，而且这种无用输出电平能够沿信号通道上各个触发器级联式传输下去。 15 用verilog/vhdl写一个fifo控制器
包含空，满，半满信号。
16 用verilog/vddl检测stream中特定字符串
分状态用状态机写。
17 用mos管搭出一个二输入和非门。
18 集成电路前段设计步骤，写出相关工具。
19 名词IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Uni