文档介绍：EDA 课程设计报告设计题目: 专业: 姓名: 学号: 指导老师(首先是前言部分)前言随着电子设计技术、 ISP (在系统可编程) 技术, PLD (可编程逻辑器件),与 EDA (电子设计自动化)紧密结合,它代表了数字系统设计领 2 域的最高水平,给数字电路的设计带来了革命性的变化。作为现在的大学生应熟练掌握这门技术,为以后的发展打下良好的基础,本实验设计是应用 QuartusII 环境及 VHDL 语言设计一个时间可调的数字时钟。使自己熟练使用 QuartusII 环境来进行设计,掌握 VHDL 语言的设计方法。要注重理论与实践之间的不同,培养自己的实践能力! (目录部分)例:目录一、课程设计任务及要求 4 实验目的功能设计 4 3 二、整体设计思想性能指标及功能设计 4 总体方框图 5三、详细设计数字钟的基本原理: 5 时基 T产生电路调时、调分信号的产生 6 计数显示电路设计思路设计步骤 7 4 工程建立及存盘工程项目的编译目标芯片的选择时序仿真引脚锁定 10 硬件测试 11 实验结果 12 四、设计总结 12 (正文部分) 一、课程设计任务及要求 5 实验目的 1)掌握 VHDL 语言的基本运用 2)掌握 QuartusII 的简单操作并会使用 EDA 实验箱 3)掌握一个基本 EDA 课程设计的操作功能设计 1)有时、分、秒计数显示功能,小时为 24 进制,分钟和秒为 60进制以 24小时循环计时 2)设置复位、清零等功能 3)有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间 6 4)时钟计数显示时有 LED 灯显示; 二、整体设计思想性能指标及功能设计 1)时、分、秒计时器时计时器为一个 24进制计数器,分、秒计时器均为 60进制计数器。当秒计时器接受到一个秒脉冲时,秒计数器开始从 1计数到 60,此时秒显示器将显示 00、01、02、...、59、00;每当秒计数器数到 00时,就会产生一个脉冲输出送至分计时器,此时分计数器数值在原有基础上加1,其显示器将显示 00、01、02、...、59、 00;每当分计数器数到 00时,就会产生一个脉冲输出送至时计时器,此时时计数器数值在原有 7 基础上加 1,其显示器将显示 00、01、02、...、 23、00。即当数字钟运行到 23点59分59秒时, 当秒计时器在接受一个秒脉冲,数字钟将自动显示00点00分00秒。 2)校时电路当开关拨至校时档时,电子钟秒计时,通过时、分校时开关分别对时、分进行校对,开关每按1次,与开关对应的时或分计数器加 1,当调至需要的时与分时,拨动 reset 开关,电子钟从设置的时间开始往后计时三、详细设计数字钟的基本原理: 时基 T产生电路 8 数字钟以其显示时间的直观性、走时准确性作为一种计时工具,数字钟的基本组成部分离不开计数器,在控制逻辑电路的控制下完成预定的各项功能。由晶振产生的频率非常稳定的脉冲,经整形、稳定电路后,产生一个频率为 1Hz 的、非常稳定的计数时钟脉冲。调时、调分信号的产生由计数器的计数过程可知,正常计数时,当秒计数器( 60进制)计数到 59时,再来一个脉冲,则秒计数器清零,重新开始新一轮的计数, 而进位则作为分计数器的计数脉冲,使分计数器计数加 1。现在我们把电路稍做变动:把秒计数器的进位脉冲和一个频率为 2Hz 的脉冲信号同时 9 接到一个 2选1数据选择器的两个数据输入端, 而位选信号则接一个脉冲按键开关,当按键开关不按下去时(即为 0),则数据选择器将秒计数器的进位脉冲送到分计数器,此时,数字钟正常; 当按键开关按下去时(即为 1),则数据选择器将另外一个 2Hz 的信号作为分计数器的计数脉冲, 使其计数频率加快,当达到正确时间时,松开按键开关,从而达到调时的目的。调节小时的时间也一样的实现。计数显示电路由计数部分、数据选择器、译码器组成,是时钟的关键部分。 1、计数部分:由两个 60进制计数器和一个 24进制计数器组成,其中 60进制计数器可用 6 10 进制计数器和 10进制计数器构成; 24进制的小时计数同样可用 6进制计数器和 10进制计数器得到:当计数器计数到 24时, “2”和“4”同时进行清零,则可实现 24进制计数。 2、数据选择器: 84输入 14输出的多路数据选择器,因为本实验用到了 8个数码管(有两个用来产生隔离符号‘—’)。 3、译码器:七段译码器。译码器必须能译出‘—’,由实验二