文档介绍：1：什么是同步逻辑和异步逻辑？（汉王）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟
之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接
在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路
的状态才能改变。改变后的状态将一直保持到下一个时钟脉
冲的到来，此时无论外部输入 x 有无变化，状态表中的每
个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的
触发器外，还可以使用不带时钟的触发器和延迟元件作为存
储元件，电路中没有统一的时钟，电路状态的改变由外部输
入的变化直接引起。

2：同步电路和异步电路的区别：
同步电路：存储电路中所有触发器的时钟输入端都接同
一个时钟脉冲源，因而所有触发器的状态的变化都与所加的
时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输
入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟
脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

3：时序设计的实质：
时序设计的实质就是满足每一个触发器的建立/保持时间的
要求。

4：建立时间与保持时间的概念？
建立时间：触发器在时钟上升沿到来之前，其数据输入端的
数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的
数据必须保持不变的最小时间。

5：为什么触发器要满足建立时间和保持时间？
因为触发器内部数据的形成是需要一定的时间的，如果
不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态
后触发器的输出将不稳定，在 0 和 1 之间变化，这时需要经
过一个恢复时间，其输出才能稳定，但稳定后的值并不一定
是你的输入值。这就是为什么要用两级触发器来同步异步输
入信号。这样做可以防止由于异步输入信号对于本级时钟可
能不满足建立保持时间而使本级触发器产生的亚稳态传播
到后面逻辑中，导致亚稳态的传播。

（比较容易理解的方式）换个方式理解：需要建立时间
是因为触发器的 D 端像一个锁存器在接受数据，为了稳定的
设置前级门的状态需要一段稳定时间；需要保持时间是因为
在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级
门传到前级门需要时间。

6：什么是亚稳态？为什么两级触发器可以防止亚稳态传
播？
这也是一个异步电路同步化的问题。亚稳态是指触发器
无法在某个规定的时间段内到达一个可以确认的状态。使用
两级触发器来使异步电路同步化的电路其实叫做―一位同步
器‖，他只能用来对一位异步信号进行同步。两级触发器可防
止亚稳态传播的原理：假设第一级触发器的输入不满足其建
立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳
态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在
一段恢复时间后必须稳定下来，而且稳定的数据必须满足第
二级触发器的建立时间，如果都满足了，在下一个脉冲沿到
来时，第二级触发器将不会出现亚稳态，因为其输入端的数
据满足其建立保持时间。同步器有效的条件：第一级触发器
进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < =
时钟周期。
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级
触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步
时钟周期。所以，这样的同步电路对于从较慢的时钟域来
的异步信号进入较快的时钟域比较有效，对于进入一个较慢
的时钟域，则没有作用。

7：系统最高速度计算（最快时钟频率）和流水线设计思想：
同步电路的速度是指同步系统时钟的速度，同步时钟愈
快，电路处理数据的时间间隔越短，电路在单位时间内处理
的数据量就愈大。假设 Tco 是触发器的输入数据被时钟打入
到触发器到数据到达触发器输出端的延时时间
(Tco=Tsetpup+Thold)；Tdelay 是组合逻辑的延时；Tsetup
是Ｄ触发器的建立时间。假设数据已被时钟打入 D 触发器，
那么数据到达第一个触发器的Ｑ输出端需要的延时时间是
Tco，经过组合逻辑的延时时间为 Tdelay，然后到达第二个
触发器的Ｄ端，要希望时钟能在第二个触发器再次被稳定地
打入触发器，则时钟的延迟必须大于