数字逻辑实验报告-verilog时序逻辑设计.doc

文档介绍：数字逻辑实验报告-Verilog时序逻辑设计
电 子 科 技 大 学
实 验 报 告
学生姓名：任彦璟 学 号：20********** 指导教师：吉家成 米源 王华
一、实验项目名称：Verilog时序逻辑设计
二、实验目的：
掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。
设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。
设计同步计数器74x163 。
三、实验内容：
1．设计边沿D触发器74x74。
2．设计通用移位寄存器74x194。
3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。
4．设计4位同步计数器74x163。
四、实验原理：
74x74逻辑电路图
74x194逻辑电路图
module vr74x74(CLK, D, PR_L, CLR_L, Q, QN);
input CLK, D, PR_L, CLR_L ;
output Q, QN ;

wire w1, w2, w3, w4 ;
nand (w1, PR_L, w2, w4);
nand (w2, CLR_L, w1, CLK) ;
nand (w3, w2, CLK, w4) ;
nand (w4, CLR_L, w3, D) ;
nand (Q, PR_L, w2, QN);
nand (QN, Q, w3, CLR_L);
endmodule
initial begin
CLK = 0 ;
PR_L = 1 ;
CLR_L = 1 ;
D = 0 ;

#4 D = 1 ;
#2 D = 0 ;
#8 D = 0 ;
#2 D = 1 ;
#13 CLR_L = 0 ;
#10 CLR_L = 1 ;
#10 PR_L = 0 ;
#5 D = 0 ;
#10 PR_L = 1 ;
end
always begin
#5 CLK = ~CLK ;
end

endmodule
module vr74x74_tb;
// Inputs
reg CLK;
reg D;
reg PR_L;
reg CLR_L;
// Outputs
wire Q;
wire QN;
// Instantiate the Unit Under Test (UUT)
vr74x74 uut (
.CLK(CLK),
.D(D),
.PR_L(PR_L),
.CLR_L(CLR_L),
.Q(Q),
.QN(QN)
);


仿真结果如下图所示
检查输入输出关系，设计无误。
2．4位通用移位寄存器74x194
module Vr74x194(CLK,CLR_L,LIN,RIN,S1,S0,A,B,C,D,QA,QB,QC,QD);
input CLK,CLR_L,LIN,RIN,S1,S0,A,B,C,D ;
output QA,QB,QC,QD ;

wire CLK_D ;
wire CLR_L_D ;

wire S1_L,S1_H;
wire S0_L,S0_H;
wire QAN,QBN,QCN,QDN ;

wire w1,w2,w3,w4,w5,w6,w7,w8,w9,w10;
wire w11,w12,w13,w14,w15,w16,w17,w18,w19,w20;

buf(CLK_D,CLK);
buf(CLR_L_D,CLR_L);

not(m1,S1);
not(m0,S0);

and(n1,S0,m1,RIN);
and(n2,S0,S1,A);
and(n3,m0,m1,QA);
and(n4,m0,S1,QB);



and(n5,S0,m1,QA);
and(n6,S0,S1,B);
and(n7,m0,m1,QB);
and(n8,m0,S1,QC);

and(n9,S0,m1,QB);
and(n1