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文档介绍：图5-1 寄生分布阻容网络等效电路
若令：d——连线厚度；W——连线宽度；——电阻率
tox——连线间介质厚度； 扩散层=1/(Nq)
则：
（5-1）
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节点i的电位Vi响应与时间t的关系：
（5-2）
当L0，有：
（5-3）
近似处理，求解得：
（5-4）
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若
，则有：
（5-5）
注意：
此时，若按集总模型处理：即将整个长连线等效为一总的R总、C总，则；
图5-2 集总模型等效电路
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（5-6）
可见，与分布网络分析情况差1/2的关系，而与实际测试相比，分布模型更为接近。因此，在分析长互连延迟时应采用分布RC模型。
例5-1：
已知：采用1m工艺，n+重掺杂多晶硅互连方块电阻R=15/，
多晶硅与衬底间介质（SiO2）的厚度tox=6000Å。
求： 互连长度为1mm时所产生的延迟。
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解：
采用分布RC模型，得：
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补充材料：
图5-3 由边际电场效应产生的寄生电容 Cff­（ Fringing Field）
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对于1m CMOS工艺，单位长度Cff如下表所示。
Cff (fF/m)
PolySi-Sub

Metal1-Sub

Metal2-Sub

Metal3-Sub

表5-1 不同连线层与衬底间的Cff
由此，可见上例中单位面积的边际电场效应电容为：
Cff=4=/m2
而单位面积的平板电容：
C平板=ox/tox=/m2
Cff与C平板已在同一量级，不能忽略，需重新计算：
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2、导电层的选择
（1）VDD、VSS尽可能选用金属导电层，并适当增加连线宽度，只有在连线交叉“过桥”时，才考虑其他导电层。
（2）多晶硅不宜用作长连线，一般也不用于VDD、VSS电源布线。
（3）通常应使晶体管等效电阻远大于连线电阻，以避免出现电压的“分压”现象，影响电路正常工作。
（4）在信号高速传送和信号需在高阻连线上通过时，尤其要注意寄生电容的影响：扩散层与衬底间电容较大，很难驱动，在某些线路结构中还易引起电荷分享问题，因此，应使扩散连线尽可能短。
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CMOS
CM
CMN
Cpn
CGS, CGD
CMOS——单位面积栅电容=COX，是节点电容的主要组成部分
CM ——Al-场氧-衬底间的电容（CMOS/10）
CMN ——Al-场氧-n+区之间的电容（23CM）
Cpn ——D、S与衬底之间的pn结电容（Nsub， Cpn）
CGD对器件工作速度影响较大，可等效为输入端的一个密勒电容：
Cm=(1+KV)CGD，KV为电压放大系数。
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图5-4 寄生沟道形成示意图
场开启
——当互连跨过场氧区时，如果互连电位足够高，可能使场区表面反型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器件电路性能变差，乃至失效。
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