文档介绍：可编程并行接口8255A
并行接口的特点
并行接口最基本的特点是在多根据数据线上以数据字节（字）为单位与I/O设备或被控对象传送信息。
如: 打印机接口，A/D、D/A转换器接口，IEEE-488接口，开关量接口，控制设备接口等。
在并行接口中，除了少数据场合之外，一般都要求在接口与外设之间设置并行数据线的同时，至少还要设置两根握手（联线）信号线，以便进行互锁异步握手方式（即查询方式）的通信。
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在并行接口中，8位或16位是一起行动的，因此，当采用并行接口与外设交换数据时，即使是只用到其中的一位，也是一次输入/输出8位或16位。
并行传送信息，不要求固定的格式，这与串行传送的数据格式的要求不同。
对于各种型号的CPU都有与其配套的并行接口芯片。如Intel公司8255A（PPI），Zilog公司Z-80PIO，MC6820（PIO）等，它们的功能虽有差异，但工作原理基本相同。
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8255A的基本特性
具有两个8位（A口和B口）和两个4位（C口高/低4位）并行I/O端口的接口芯片。
能适应CPU与I/O接口间的多种数据传送方式的要求
可执行功能很强，内容丰富的命令（方式字和控制字）为用户如何根据外界条件（I/O设备需要哪些信号线以及它能提供哪些状态线）来使用8255A构成多种接口电路，组成微机应用系统提供了灵活方便的编程环境。
PC口的使用比较特殊，除作数据口外，当工作在1方式和2方式时，它的大部分引脚被分配作专用联络信号；PC口可以进行按位控制；在CPU读取8255A状态时，PC口又作1，2方式的状态口用，等等。
8255芯片内部主要由控制寄存器、状态寄存器和数据寄器组成。
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8255A的内部结构
A组控制
数据总线
缓冲器
读/写
控制逻辑
B组控制
A组
A口
（8位）
A组
C口高位
（4位）
B组
C口低位
（4位）
B组
B口
（8位）
D0~D7
RD
WR
A1
A0
RESET
RD
PA0~PA7
PC4~PC7
PC0~PC3
PB0~PB7
8255A内部框图
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① 数据总线缓冲器。这是一个三态双向8位缓冲器，它是8255A与CPU系统数据总线的接口。
② 读/写控制逻辑。读/写控制逻辑由读信号RD、写信号WR、选片信号CS以及端口选择信号A1A0等组成。
③ 输入/输出端口A、B、C。8255A包括3个8位输入输出端口（port）。每个端口都有一个数据输入寄存器和一个数据输出寄存器。
④ A组和B组控制电路。控制A、B和C三个端口的工作方式。
8255A的内部结构由4个部分组成
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端口A：PA0～PA7
A组，支持工作方式0、1、2
常作数据端口，功能最强大
端口B：PB0～PB7
B组，支持工作方式0、1
常作数据端口
端口C：PC0～PC7
仅支持工作方式0
可作数据、状态和控制端口
分两个4位，每位可独立操作
A组控制高4位PC4～PC7
B组控制低4位PC0～PC3
外设数据端口
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8255A是一个单+5V电源供电，
40个引脚的双列直插式组件。
8255A的外部引脚
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
PA4
PA5
PA6
PA7
PB7
PB5
PB4
PB3
PB8
D1
D2
D3
D4
D0
D5
D6
D7
VCC
RESET
WR
RD
CS
PA3
PA2
PA1
PA0
GND
A1
A0
PC7
PC6
PC4
PC0
PC1
PC2
PC5
PB0
PB1
PB2
PC3
8255A
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面向数据总线的有：
D0～D7：双向数据线，用于CPU向8255A发送命令、数据和8255A向CPU回送状态、数据和8255A向CPU回送状态、数据。
面向地址总线的有：A0、A1、CS#
面向控制总线的有：
RD#：读信号，低电平有效
WR#：写信号，低电平有效
RESET：复位信号，高电平有效。它清除控制寄存器并将8255A 的A、B、C三个端口均置为输入方式；