时钟与分频.doc

文档介绍：FCLK PCLK HCLK
Cha ngeMPIIValue((mpll_val>>12)&Oxff, (mpll_val>>4)&0x3f, mpll_val&3);
Cha ngeClockDivider(key, 12);
FLCK、HCLK 和 PCLK 的关系
S3C2440 有三个时钟 FLCK、HCLK 禾口 PCLK
s3c2440官方手册上说P7-8写到：
FCLK is used by ARM920T ，内核时钟，主频。
HCLK is used for AHB bus, which is used by the ARM920T, the memory con troller, the in terrupt con troller, the LCD con troller, the
DMA and USB host block. 也就是总线时钟，包括 USB时钟。
PCLK is used for APB bus, which is used by the peripherals such as
WDT, IIS, I2C, PWM timer, MMC in terface,ADC, UART, GPIO, RTC [
and ，例如串口的时钟设置就是从 PCLK来的；
那么这三个时钟是什么关系呢？
这三个时钟通常设置为1:4:8 ,1:3:6的分频关系，也就说如果主频FLCK
是 400MHz，按照 1:4:8 的设置，那么 HLCK 是 100MHz , PLCK 是 50MHz
寄存器CLKDIVN表明并设置了这三个时钟的关系 如果CLKDIVN设置为0x5,那么比例即为1:4:8，前提是CAMDIVN[9] 为0.
2）输入时钟FIN与主频FCLK的关系
现代的CPU基本上都使用了比主频低的多的时钟输入， 在CPU内部使
用锁相环进行倍频。对于 S3C2440，常用的输入时钟FIN有两种： 12MHz禾口 ，那么CPU是如何将FIN倍频为FCLK的呢?
S3C2440使用了三个倍频因子 MDIV、PDIV和SDIV来设置将FIN倍
频为MPLL，也就是FCLK
MPLL=(2*m*FIN)/(p*2P) where m=(MDIV+8), p=(PDIV+2), s="SDIV"
寄存器MPLLCON就是用来设置倍频因子的
理论上，你可以通过设置该寄存器来实现不同的频率，然而，由于实际
存在的各种约束关系，设置一个适当的频率并不容易， 手册上列出了一
些常用频率的表格，
例如，假设输入时钟 FIN= ,MDIV=110, PDIV="3", SDIV二"1"， 利用上面的公式，FCLK=2**(110+8)/((2+3)*2)=
关于USB时钟
S3C2440有两个锁相环，一个主锁相环 MPLL提供给FCLK的，另外
一个UPLL是提供给USB时钟(48MHz)的,与MPLL —样，UPLL的产 生也是通过UPLLCON寄存器设置分频因子得到，计算公式稍有不同：
UPLL=(m*FIN)/(p*2As) where m=(MDIV+8), p=(PDIV+2), s="SD