FPGA—CPLD开发流程.doc

文档介绍：FPGA/CPLD勺设计流程
般来说，完整的FPGA/CPL［设计流程包括: （一） 电路功能设计， 系统设计之前， 首要勺是方案论证、 系统设计和 FPGA 芯片选择等准备工作。一般采用自顶向下的设计方法将系统分成若干基本单元， 然后将基本单元划分成下一层的基本单元， 一直这样就行下去， 直到可以直接使 用EDA元件库为止。
设计输入，常用的方法是硬件描述语言和原理图输入方式 功能仿真，验证设计电路的逻辑功能
（四） 综合优化（synthesis），综合优化是指将HDL语言、原理图等设计输 入翻译成由与、或、非门、RAM、触发器等基本逻辑单元组成的逻辑网表，并根 据目标与要求（约束条件）优化生成的逻辑网表，输出 edf 和 edn 等文件，供 FPGA/CPLDT家的布局布线器进行实现。
（五） 综合后仿真，检查综合结果是否与原设计一致，仿真时把综合生成
的标准延时文件反标注到综合仿真模型中， 可估计门延时带来的影响。 但这一步 骤不能估计线延时，因此和布线后的仿真情况还有一定的差距，并不十分准确。
（六） 实现（ Implementation ），实现是将综合生成的逻辑网表配置到具体
的FPGA芯片上，刈inx的实现过程分为翻译（Tran slate）、映射（Map ）、和布局 布线（Place&Route）。布局布线是其中最重要的过程，布局是将逻辑网表中的硬 件原语和底层单元合理得配置到芯片内部的硬件结构上， 并且需要在速度最优和 面积最优之间做出选择。 布线时根据布局的拓扑结构， 利用芯片内部的各种连线 资源合理准确的连接各个元件。
（七） 时序仿真与验证，将布局布线后的延时信息反标注到网表中用来检
测时序工作情况， 时序仿真包括