文档介绍：组合逻辑电路课程设计——
4位二进制全加器/全减器
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课程设计题目规定：
使用74LS283构成4位二进制全加/全减器。
阐述设计思路。
列出真值表。
画出设计逻辑图。
用VHDL对所画电路进行仿真。
目录
摘要 1
1总电路设计 2
2
（full-adder ） 3
4
4
5
5
（full-substracter ） 5
6
2设计思路 7
7
7
3真值表 8
4逻辑图与仿真 9
5软件程序的设计 12
6结果分析与总结 12
摘要
加法器是数字系统中产生数和装置。加数和被加数为输入，和数与进位为输出装置为半加器。若加数、被加数与低位进位数为输入，而和数与进位为输出则为全加器。例如：为了节约资源，减法器和硬件乘法器都可以用加法器来构成。但宽位加法器设计是很耗资源，因而在实际设计和有关饿得设计与开发中需要注意资源运用率和进位速度两方面问题，多位加法器构成重要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑，运营速度比串行进位快；串行进位是将全加器采用并行级联或菊花链式级联构成多位加法器。加法器也是惯用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。此外还可以用来表达各种数值，如：BCD、加三码，重要加法器是以二进制作运算。
本文将采用4位二进制并行加法器作为折中选取，所选加法器为74LS283，74LS283是4位二进制先行进位加法器，它只用了几级逻辑来形成和及进位输出，故由其构成4位二进制全加器；而四位全减器可以用加法器简朴改造而来，最后本文采用 VHDL对四位全加器/全减器进行仿真。
核心字
74LS283全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL
1总电路设计

该4位二进制全加器以74LS283为核心，74LS283芯片引脚图如下图，本文采用先行进位方式，极大地提高了电路运营速度，下面是对4位全加器电路设计详细分析。
74LS283芯片引脚图
（full-adder ）
全加器是针对超过一位操作数相加，必要提供位与位之间进位而设计一种加法器，具备广泛而重要应用。它除了有加数位X和Y，尚有来自低位进位Cin和输出S与给高位进位Cout，详细满足下面等式：
S=X⊕Y⊕Cin=X∙Y'∙Cin'+X'∙Y∙Cin'+X'∙Y'∙Cin+X∙Y∙Cin
Cout=X∙Y+X∙Cin+Y∙Cin
其中，如果有奇数个1，则S为1；如果输入有2个或2个以上1，则Cout为1。全加器功能表如下：

输入
输出
输入
输出
Cin A B
S Cout
CI A B
S Cout
0 0 0
0 0 1
0 1 0
0 1 1
0 0
1 0
1 0
0 1
1 0 0
1 0 1
1 1 0
1 1 1
1 0
0 1
0 1
1 1
逻辑表达式：
S=A⊕B⊕Cin=AB' Cin'+A' BCin'+A'B'Cin+AB Cin

Cout=A+BCin+AB
实现全加器电路图如下：
. 1全加器等式电路图

四位二进制加法器为4个全加器级联，每个解决一位。最低有效位进位输入普通置为0，每个全加器进位输出连到高一位全加器进位输入。

输入Input
A3A2A1A0
加数输入
B3B2B1B0
加数输入
C0
进位输入Cin
输出Output
S3S2S1S0
和数输入
C4
进位输出Cout