文档介绍：面试资料
1 什么是Setup 和Holdup时间？
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变时间。保持时间是指时钟跳变边沿后数据信号需要保持不变时间。见图1。
如果不满足建立和保持时间话，那么DFF将不能对的地采样到数据，将会浮现metastability状况。
如果数据信号在时钟沿触发先后持续时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
图1 建立时间和保持时间示意图
2什么是竞争与冒险现象？如何判断？如何消除？
在组合逻辑中，由于门输入信号通路中通过了不同延时，导致到达该门时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反信号则也许产生竞争和冒险现象。
解决办法：一是添加布尔式消去项，二是在芯片外部加电容。
3 用D触发器实现2倍分频逻辑电路？
Verilog描述：
module divide2( clk ，clk_o，reset)；
input clk ，reset；
output clk_o；
wire in；
reg out ；
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0；
else
out <= in；
assign in = ~out；
assign clk_o = out；
endmodule
图形描述：
4 什么是"线与"逻辑，要实现它，在硬件特性上有什么详细规定？
线与逻辑是两个输出信号相连可以实现与功能。在硬件上，要用oc门来实现，由于不用oc门也许使灌电流过大，而烧坏逻辑门。
同步在输出端口应加一种上拉电阻。
5 什么是同步逻辑和异步逻辑？
同步逻辑是时钟之间有固定因果关系。
异步逻辑是各时钟之间没有固定因果关系。
6 请画出微机接口电路中，典型输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。
7 你懂得那些惯用逻辑电平？TTL与COMS电平可以直接互连吗？
12，5，
TTL和CMOS不可以直接互连，-，而CMOS则是有在12V有在5V。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
8 可编程逻辑器件在当代电子设计中越来越重要，请问：你所懂得可编程逻辑器件有哪些？
PAL，PLD，CPLD，FPGA。
9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
module dff8(clk ，reset，d，q)；
input clk；
input reset；
input [7:0] d；
output [7:0] q；
reg [7:0] q；
always @ (posedge clk or posedge reset)
if(reset)
q <= 0；
else
q <= d；
endmodule
10 设想你将设计完毕一种电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包
括原理图和PCB图）到调试出样机整个过程。在各环节应注意哪些问题？
电源稳定上，电容选用上，以及布局大小。
11 用逻辑门和cmos电路实现ab+cd
12 用一种二选一mux和一种inv实现异或
13 给了regsetup,hold时间，求中间组合逻辑delay范畴。
Delay < period - setup - hold
14 如何解决亚稳态
亚稳态是指触发器无法在某个规定期间段内达到一种可确认状态。当一种触发器进入亚稳态时，既无法预测该单元输出电平，也无法预测何时输出才干稳定在某个对的电平上。在这个稳定期间，触发器输出某些中间级电平，或者也许处在振荡状态，并且这种无用输出电平可以沿信号通道上各个触发器级联式传播下去。 15 用verilog/vhdl写一种fifo控制器
涉及空，满，半满信号。
16 用verilog/vddl检测stream中特定字符串
分状态用状态机写。
17 用mos管搭出一种二输入与非门。
18 集成电路前段设计流程，写出有关工具。
19 名词IRQ,BIOS,USB,VHDL,SDR
IRQ：Interrupt ReQuest
BIOS：Basic Input Output System
USB：Universal Serial Bus
VHDL：VHIC Hardware Descripti