文档介绍：(完好版)硬件工程师笔试题
(完好版)硬件工程师笔试题
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(完好版)硬件工程师笔试题
1、 同步电路和异步电路的差异是什么？
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特别的“开始”和“达成”信号使之同步。异步电路拥有以下长处 --无时钟倾斜问题、低电源耗费、均匀效能而非最差效能、模块性、可组合和可复用性
整个设计中只有一个全局时钟成为同步逻辑。 只有时钟脉冲同时抵达各记忆元件的时钟
端，才能发生预期改变。 多时钟系统逻辑设计成为异步逻辑。电路状态改变由输入信号惹起同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
2、 什么是 "线与 " 逻辑，要实现它，在硬件特征上有什么详细要求？
线与逻辑是两个输出信号相连能够实现与的功能。在硬件上，要用 oc 门来实现，因为不用 oc 门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。
3、 什么是 Setup 和 Hold up 时间？
成即刻间 (Setup Time)和保持时间（ Hold time ）。成即刻间是指在时钟边缘前，数据信号
需要保持不变的时间。保持时间是指时钟跳变边缘后数据信号需要保持不变的时间
（Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求）
5、什么是竞争与冒险现象？如何判断？如何除去？
在组合逻辑中， 因为门的输入信号通路中经过了不一样的延时，
致使抵达该门的时间不一致
叫
竞争。所以产生的扰乱脉冲毛刺叫冒险。
假如布尔式中有相反的信号则可能产生竞争和冒险
现象。解决 方法：一是增添布尔式的消去项，二是在芯片外面加电容。
6、你知道那些常用逻辑电平？
TTL与 COMS 电平能够直接互连吗？
常用逻辑电平： 12V， 5V，； TTL 和 CMOS 不可以够直接互连，因为
TTL 是在
之
间，而 CMOS 则是有在 12V 的有在 5V 的。 CMOS 输出接到 TTL 是能够直接互连。 TTL 接到
CMOS需要在输出端口加一上拉电阻接到
5V 或许 12V。
TTL集成电路的主要型式为晶体管－晶体管逻辑门
（ transistor-transistor logic gate），TTL大部
分都采纳 5V 电源。
Uoh 和输出低电平 Uol Uoh≥ ,Uol≤
Uih≥ ， Uil≤
CMOS 电路是电压控制器件， 输入电阻极大， 关于扰乱信号十分敏感， 所以不用的输入端不该开路，接到地或许电源上。 CMOS电路的长处是噪声容限较宽，静态功耗很小。
Uoh 和输出低电平 Uol Uoh≈ VCC， Uol≈ GND
Uoh 和输入低电平 Uol Uih≥ ,Uil≤
OC门，即集电极开路门电路， OD 门，即漏极开路门电路，一定外界上拉电阻和电源才能将
开关电平作为高低电平用。 不然它一般只作为开关大电压和大电流负载， 所以又叫做驱动门
电路。 TTL 和 COMS 电路比较：
1） TTL电路是电流控制器件，而 CMOS电路是电压控制器件。
2） TTL 电路的速度快，传输延缓时间短 (5-10ns)，可是功耗大。 COMS 电路的速度慢，传
输延缓时间长 (25-50ns), 但功耗低。 COMS 电路自己的功耗与输入信号的脉冲频次有关， 频次
越高，芯片集越热，这是正常现象。 COMS电路的锁定效应：
COMS 电路因为输入太大的电流，内部的电流急剧增大，除非切断电源，电流向来在
增大。这类效应就是锁定效应。当产生锁定效应时， COMS 的内部电流能达到 40mA
很简单烧毁芯片。
防守举措： 1 ）在输入端和输出端加钳位电路，使输入和输出不超出不超出规定电
压。 2）芯片的电源输入端加去耦电路，防备 VDD 端出现瞬时的高压。
以上，
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3）在 VDD 和外电源之间加限流电阻，