文档介绍：隶。初大·璺工程硕士学位论文 : 篡盛电路王猩研究生姓名: 工苤导师姓名: 王麽麴援挞谷高王 2014年5月22日万方数据 DATA LINK LAYER CIRCUIT DESIGN oF AThesis Submitted to Southeast University FortheAcademic Degree ofMaster ofEngineering BY DING Yah Supervised by ProfessorWANG Qing And SeniorEngineer LIN Gu School ofIntegrated Circuits Southeast University May 2014 万方数据独创性声明东南大学学位论文独创性声明本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知,除了文中特别加以标注和致谢的地方外,论文中不包含其他人已经发表或撰写过的研究成果,也不包含为获得东南大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。研究生签名:j垒日期:三竺兰s.≥乙东南大学学位论文使用授权声明东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交学位论文的复印件和电子文档,可以采用影印、缩印或其他复制手段保存论文。本人电子文档的内容和纸质论文的内容相一致。除在保密期内的保密论文外,允许论文被查阅和借阅,可以公布(包括刊登)论文的全部或部分内容。论文的公布(包括刊登)授权东南大学研究生院办理。研究生签名: ,rJ至三,‘导师签名: 研究生签名: 一导师签名: 日期:u吖讧,,L 万方数据摘蛩摘要随着计算机技术的发展,计算机系统外围设备对总线带宽和传输速度提出了更高的要求,这使得PCIE(ponent Interconnect Expl·ess)总线的诞牛和流行成为一种必然趋势。随着 ],PCIE总线的数据传输能力不断提高,传输带宽不断翻倍,大大满足了外围设备对总线的要求。数据链路层作为PCIE层次结构的重要组成部分,主要负责数据传输的可靠性和完整性。本文基于对PCIE的研究,提出了一种针对数据链路层的电路设计方法。首先对课题的背景以及国内外研究现状进行调研并加以分析,包括PCIE的研究价值、数据链路层的研究现状等,。其次,提出数据链路层的设计。方案,确定设训的系统框架。根据数据流将设计分为发送方向(TX)和接收方向(RX)。发送方向负责TLP(Transaction LayerPacket)数据包和DLLP(Data Link Layer Packet)数据包的发送以及错误TLP的重发;接收方向负责数据包的解析和错误检测以及数据链路控制管理状态机的控制。在此基础上,本文根据功能需求对TX和RX方向分别进行模块划分,并详细阐述各模块的具体设计过程。RTL设计完成后,采用System Verilog语言搭建的验证平台,对整个设计进行功能验证并给出仿真结果i通过DC(plier)综合工具对Verilog HDL 编写的RTL(RegisterTransfer Level)代码进行逻辑综合并分析时序报告;最后完成FPGA验证,并有针对性地分析验证结果。,验证结果表明在TSMC公司65rim的集成电路工艺库下,主时钟频率最高可达到500MHz,满足预期设计指标。关键词:,数据链路层,TLP,DLLP,重发机制,错误检测万方数据 Abstract With the development putm’putei‘system peripherals proposed higher requirements for bus bandwidth and transmission speed,which makes the birthand popularation of PCIE(ponent Interconnect Express)bus being an inevitable trend。WithPOE developed ,PCIE bus continues toimprove data transfer capability and continues todouble bandwidth, which enables tosarisfy therequirements ofperipheral devices tothebus. As an important part ofPC