文档介绍：A Thesis Submitted in Partial Fulfillment of the Requirements for the Degree of Master of Engineering Design and Implementation of Fast Locking PLL Frequency Synthesizer Candidate : Zhu Puqing Major : Microelectronic and Solid State Electronic Supervisor: Prof. Wu Guoan Huazhong University of Science and Technology Wuhan, Hubei 430074, P. R. China January, 2014 . 万方数据独创性声明本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知,除文中已经标明引用的内容外,本论文不包含任何其他个人或集体已经发表或撰写过的研究成果。对本文的研究做出贡献的个人和集体,均已在文中以明确方式标明。本人完全意识到本声明的法律结果由本人承担。学位论文作者签名: 日期: 年月日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定,即:学校有权保留并向国家有关部门或机构送交论文的复印件和电子版,允许论文被查阅和借阅。本人授权华中科技大学可以将本学位论文的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。保密□, 在年解密后适用本授权书。不保密□。(请在以上方框内打“√”) 学位论文作者签名: 指导教师签名: 日期: 年月日日期: 年月日万方数据华中科技大学硕士学位论文 I 摘要频率合成技术作为频率源的主要方向被越来越多的应用于现代电子通信系统中, 扮演了极为重要的角色。由于近年 4G 通信和物联网等产业的不断发展,无线通信对数据传输率的要求逐渐提高,射频前端的本振频率源成为设计的关键环节。频率合成器的跳频时间决定了通信系统的信道切换速度, 特别在军事跳频通信,跳频速度越快越难以被跟踪,这有利于提高通信的安全性。更高的集成度、更宽的工作频率、更低的杂散和相位噪声以及更快的锁定时间一直是国内外研究锁相环频率综合器的热点。本文首先介绍了频率源的技术背景、实现方式及国内外的发展状况。接着论述了锁相频率合成技术的基本指标和理论。然后在分析项目指标的基础上,着重讨论了提高跳频时间的方案,包括 DDS 与 PLL 的混合结构,电压预置法,动态环路带宽法,分析其优缺点。在综合考虑杂散、相位噪声等指标的条件下,提出了基于小数分频锁相环的动态环路带宽法,设计出环路结构,并对比 ADIsimPLL 和 ADS 两个软件的仿真结果,验证了可行性也指出了跳频时间的不足,因此提出改进的方案,进一步缩短跳频时间,改进后的仿真结果符合项目需求。在各模块仿真设计通过后,进行了实物制作与测试。在到的频带内实现了 1MHz 的频率步进,并重点给出了杂散、相位噪声、输出功率和跳频时间的测试结果,性能达到了指标要求,并分析实际出现的问题,提出改进建议。关键词: 频率源锁相环动态环路带宽跳频时间相位噪声万方数据华中科技大学硕士学位论文 II Abstract As the main direction of the frequency s ource, frequency synthesizer is increasingly used and plays a crucial role in modern munication system. With the development in industries of 4G Communications and of Things, the requirement of data transmission rate in wireless munications continues to increase, the lock time of oscillation frequency in RF front-e nd es a key indicator. The hopping time determines the channel switching speed m unication systems, particularly in military, the faster of hopping time the more difficult to be tracked, which wi