文档介绍：低功耗设计方法
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内容
CMOS电路的功耗来源
影响功耗的因素
低功耗设计方法
工艺级的优化技术
版图和晶体管级的优化技术
RTL级和逻辑级的优化技术
系统级的优化技术
采用HDL的低功耗设计流程
第
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低功耗设计方法
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低功耗设计方法
一些低功耗设计(Design for Power,DFP) 的基本策略:
权衡面积和性能, 使用并行、流水化和分布式计算等方法, 用面积或时间换取低功耗
关闭不用的逻辑和时钟
使用专用电路代替可编程逻辑
使用规则的算法和结构，以减少控制负荷
采用新型的低功耗器件和工艺
以下将自底向上, 对各层次的功耗设计技术进行具体分析和介绍。
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工艺级的优化技术
多层金属布线：使用上层的金属进行全局互连, 可以减小互连电容, 从而减小延迟和功耗。
通过加工技术的提高减小芯片和封装的电容,也能改善功耗性能：
如采用SOI 技术、多芯片模块(MCM )能改善功耗性能。这种方法非常有效但很昂贵, 其发展是由投资和需求决定的。SOI 技术能减少寄生电容和体效应, 从而减小功耗。
由于设计工程师不能决定工艺流程, 工艺级的优化通常不包含在DFP 的设计方法学中。
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版图和晶体管级的优化技术
布局布线
互连线的功耗逐渐成为整个电路功耗的主要部分：
深亚微米工艺的结果
过去的布局布线技术只考虑面积和延时的因素
加入来自设计前端的信号活动信息,可实现对功耗的优化
将连线安排在不同的层面上达到降低功耗的目的，主要方法包括:
找出翻转活动频繁的结点,把这些结点安排在容性较小的层面上,如第二层金属布线层或更高的布线层
翻转活动频繁的结点连线要尽量的短
把高容性的结点和总线放在电容较小的层面上
大尺寸器件可采用梳状和环形结构,减小漏结电容
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版图和晶体管级的优化技术
时钟树（CLOCK-TREE） 的生成
时钟信号网络的电容和频率都很大,其功耗占了系统的相当部分,有些电路可达40 %
在保证时序约束的条件下,对时钟信号网络的结构、驱动方式进行选择, 并通过缓冲器的插入和尺寸优化来减小功耗
另外,在对同步时钟容差分析的基础上,不再追求时钟偏移最小化,而是在保证电路时序的条件下减小功耗
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版图和晶体管级的优化技术
晶体管尺寸优化
晶体管尺寸优化的方法
与门尺寸优化相同
已获得了布局布线后的物理信息,晶体管尺寸优化可以进一步的降低功耗
优化器件尺寸有一个合理选取的问题, 因为总的趋势是这样的:
器件尺寸过小，会造成速度性能恶化
器件尺寸过大，功耗加大而速度改进并不明显
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版图和晶体管级的优化技术
晶体管顺序调整
重定序：在门中重新安排晶体管的位置, 以优化延迟或功耗
如图所示
当x 2= 0, x 3= 1, 而x 1从0 变成1 时, 节点y 和z 的电容分别为Cy、Cz, 都放电
当x 1 = 0, x 3= 1, x 2 从0 变成1 时, 只有Cy放电
如果x 2 比x 1 的开关活性大, 则应像图中一样, 使x 2 的p 管更接近输出y
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版图和晶体管级的优化技术
电路结构的选择
选用节省器件数目的逻辑电路形式：
可减少电容
传输门逻辑的形式比较特殊, 可减少器件, 尤其是PMOS 管的数目
一个降低功耗的路径: 即用互补传输门逻辑(CPL ) 替代静态CMOS 器件
例如同样实现一个全加器, 静态CMOS 需用40 个MOS 管, 而互补传输门逻辑(CPL ) 只用28个
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RTL级和逻辑级的优化技术
在RTL级和逻辑门级电路设计和综合阶段，可采用的功耗优化技术主要包括:
预计算技术
重定时技术
时钟受控技术
路径平衡技术
工艺映射技术
逻辑分解技术
状态分配技术
多级网络优化技术
公共表达式提取技术
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门控时钟技术
同步设计中, 很大一部分功耗来自时钟。
时钟是唯一在所有时间都充放电的信号
时钟信号通常要驱动大的时钟树
而且, 很多情况下会引起不必要的门的翻转
门控时钟(gated clock)技术：
将电路无计算任务的部分的时钟停下, 减少无用功耗
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门控时钟技术
门控时钟方法：
根据现态和输入，模块F 判定电路下一周期是否是空闲周期
如果是, 则停掉寄存器R 的时钟－>避免下一个时钟周期时, 组合电路的无用翻转。
GCLK就是门控时钟信号。锁存器L的作用是滤掉功能块F