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逻辑分析仪的总体组成
逻辑分析仪一般由四个部分组成:触发识别、数据捕获、数据存储、数据显示。各个通道中的的数据流是很长的，为了捕获和显示想要的内容，首先要有触发识别电路去寻找触发字或触发事件。一旦找到，就产生触发信号去控制存储和显示，触发信号也可以由外部输入。为了获取多路数据，逻辑分析仪都具有多路数据采集探头，各路数字输入信号采集后存入输入寄存器。逻辑分析仪的数据采集是在时钟作用下按节拍进行的。时钟信号可以由外部输入，也可由LA的内时钟发生器产生。逻辑分析仪的功能模块图如图1所示，主要的功能模块是在FPGA内部实现的。
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外部时钟(clk)50MHz输入，时钟选择模块利用PLL进行4倍倍频，采样频率最高达到200MHz，将此时钟作为基准时钟，在此基础上进行分频，针对不同频率的信号选择不同的采样频率，获得理想的采样时钟。
数据捕获模块采用8个逻辑分析仪测试探针对数字高低电平进行采样，采样时钟按信号最高频率的2倍以上的频率进行采样，这可以通过软件进行设置获取相应的采样时钟。
FIFO存储模块在触发信号到来时对采集进来的数据进行存储，FIFO存储器具有先进先出的优点。
触发控制模块分析触发条件，产生触发信号。逻辑分析仪的触发方式有电平触发、边沿触发、条件触发、立即触发等，本设计采用的是条件触发和立即触发两种触发方式。
USB接口时序控制模块产生USB接口读写时序，以便FPGA和USB之间进行进行数据读取。
逻辑分析仪各个功能快的设计与仿真
本设计的逻辑分析仪的功能模块分为5个：PLL模块、CLK模块、FIFO_ctrl模块、CTRL模块、FPGA_USB模块。模块编译成功之后，可以利用QuartusⅡ软件提供的仿真工具进行时序仿真或者功能仿真。通过仿真可检查设计的系统是否能实现预期的功能，也能检查出设计中存在的问题以便进行设计改进。
(1)PLL模块
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为了实现较高的采样频率，在外部晶振50MHz基础上，采用QutartusⅡ产生PLL
倍频模块实现4倍倍频，如下图所示。其中，inclk0端口是5OMHz输入端口，C0是模块倍频输出端口。
(2)采样时钟模块
采样时钟模块用于选择采样频率，本设计提供多种采样频率，由PLL倍频后的时钟送到FPGA的可编程分频器，经过可编程分频电路之后产生分频时钟，输出到时钟选择器。时钟选择器相当于一个单刀多掷的模拟开关，根据采样频率控制命