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课程设计任务书
2009~2010学—硬件部分
本次设计中，8086CPU采用最小组态的连接，由一片8086CPU芯片，一片时钟发生器芯片8284，3片地址锁存器芯片74LS373，一片双向总线驱动器芯片74LS245组成。如图四所示：
其中，8284是专门为8086CPU提供时钟的，其频率由外接的石英晶体来决定，同时8284还提供给8086CPU复位的功能，其复位开关由RC放电电路连接
8086CPU的低八位地址线与数据线公用，故在工作时必先将地址信号锁存，否则地址信号必然丢失。在74LS373中，将其/OE端接地，表示输出允许；LE端接8086CPU的ALE控制信号，配合完成地址锁存。3片74LS373的20个输出管脚组成了地址总线，与其他设备连接。
74LS245为双向总线驱动芯片，其类似于在8086CPU数据端与数据总线加了一道单向通行的门，其开通与否及方向有8086CPU的/DEN及DT//R信号控制。该芯片一端连接CPU，另一端连接数据总线。
除了数据总线及地址总线外，8086CPU最小组态还应引出控制总线，不过在本次设计中所实现的功能很简单，故只用引出/RD，/WR，IO//M三根控制线。
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在实际的运用中，我们一般会较形象的运用/MEMR，/MEMW，/IOR，/IOW这四种控制信号，故需要一定的物理电路来实现逻辑变换，将从CPU引出的/RD，/WR，IO//M三个控制信号变为/MEMR，/MEMW，/IOR，/IOW，相应电路图如图五所示：
图四 8086最小组态连接图
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图五 四个控制信号的产生图
3. 储存单元的地址分配，译码
存储单元连接图如图六所示，/MEMR，/MEMW信号作用于2K RAM完成对其的读写操作，/MEMR作用于4K ROM完成对其的读操作。2K RAM有11根地址线，4K ROM有12根地址线。通过138译码器来产生片选信号，同时留出两个地址空间/PS0和/PS1用作I/O设备的地址，/PS0用作写I/O设备的地址，/PS1用作读/O设备的地址。
地址分配的详情如下表所示：
A15 A14
A13 A12 A11
A10～A0
一个可用地址
2K RAM
PS0
PS1
4K ROM
1 1
1 1
1 1
1 1
0 0 0
0 0 1
0 1 0
1 1 ×
全0～全1
全0～全1
全0～全1
全0～全1
C000H～C7FFH
C800H