文档介绍：实验名称：十六进制 7 段数码显示译码器设计实验目的：
．设计七段显示译码器
．学习 Verilog HDL 文本文件进行逻辑设计输入；
．学习设计仿真工具的使用方法；工作原理：
7段数码是纯组合电路，通常的小规模专用Igs:
Prcject directory:
Ci/Oocumerit? and SeRir整川黑喘」桌面，
Project riam亡
DE CL咫
Trip40Vd design en 眦
DE CL再
Number of files added:
2
Number af user librarie? -added;
0
Device assignfnents:
Fawiljj narTie:
Cjjclane 111
D evjce;
EP3C5E144C8
EDA tools:
Design entr^/s^nthejjs:
<None>
SirndMior:
<Ncne>
Timing analy?i$;
<Ncne>
Operating con di Hons:
VCCIMT voltage:

Junction temperatuFe range：
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General
…Files
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3 Compil 虱PmcaES SettingE
社 LDA I 3ol Seth心
王]• Analysra- 6c SyitiiusL S dilincs
■■ Fiflier Settlings
+1- 7 iming Analysis： Settirgs
AsEemiler
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Devises:阿 _J
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