数字电路实验十.ppt

文档介绍：实验十移位寄存和串行累加实验原理数据的存储和移动是对数字信号的一种常见操作,能实现这种操作的器件有数据寄存器和移位寄存器,它们同计数器一样是数字电路中不可缺少的时序逻辑器件。数据寄存器一般有两种结构类型,一类是由多个钟控 D锁存器组成的, 另一类是由多个钟控 D触发器组成的,数据寄存器数据输入输出都是并行的。移位寄存器的结构也是由多个触发器级联的,其数据不仅可以存储,还可以左移或右移。移位寄存器的数据输入和输出有串行和并行之分,数据的移动受公共时钟信号的控制。触发器具有存储信息的功能,利用这一特点,将四 D触发器 74175 链型连接,构成一个四位的串行移位寄存器。一个时钟脉冲可以将数据向右或者向左移动一位,经过四个时钟脉冲,就可以将一个四位二进制数存储在 74175 构成的寄存器中, 74175 管脚图如图 10-1 所示,构成的移位寄存器逻辑图如图 10-2 所示。图 10-1 74175 构成四位移位寄存器图 10-1 四D触发器 74175 管脚图 74194 是一个双向移位寄存器,并且可以并行输入,其管脚图如图 10-3 所示。其中 A~D 为并行输入端, QA~QD 为并行输出端, CLOCK 为时钟输入端, CLEAR 为异步清零端, SHIFT RIGHT SERIAL INPUT 为串行右移输入端, SHIFT LEFT SERIAL INPUT 为串行左移输入端, S0 、 S1 为工作模式控制端,通过设置 S0 和 S1 ,可以使其工作在保持( S0=0 , S1=0 )、串行左移( S0=0 , S1=1 )、串行右移( S0=1 , S1=0 )或并行( S0=1 , S1=1 )输入输出状态。图 10-3 74194 管脚图图 10-4 74194 内部逻辑图串行累加电路结构简单,运算由低位开始,两个最低位相加产生和与进位,当次低位相加时要考虑最低位的进位,所以用 D触发器 7474 来存放进位数,全加器电路如图 10-5 所示。