文档介绍：数字电路课程设计课件
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三、主体电路的设计
2、分频器的设计
分频器的功能：
产生标准秒脉冲信号；
提供功能扩展电路所需要的信号，如仿电台报时用的1kHz的高音频信号和500Hz的低音频信号等数字电路课程设计课件
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三、主体电路的设计
2、分频器的设计
分频器的功能：
产生标准秒脉冲信号；
提供功能扩展电路所需要的信号，如仿电台报时用的1kHz的高音频信号和500Hz的低音频信号等。
选用3片中规模集成电路计数器74LS90可以完成上述功能。
因每片为1／10分频，3片级联则可获得所需要的频率信号，即第1片的Q0端输出频率为500HZ， Q3端输出频率为100HZ，第2片的Q3端输出为10Hz，第3片的Q3端输出为1Hz。
74LS90管脚和功能图
74LS90结构
三、主体电路的设计
74LS92是二—五—十进制计数器，有两个清零端和两个置9端
三片74LS90构成的1000分频器
三、主体电路的设计
三、主体电路的设计
3、时分秒计数器的设计
分和秒计数器都是模M=60的计数器，其计数规律为：00-01-…-58-59-00…选74LS92作十位计数器，74LS90作个位计数器。再将它们级联组成模数M=60的计数器。
时计数器是一个“12进制”的特殊进制计数器，即当数字钟运行到12时59分59秒时秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒，实现日常生活中****惯用的计时规律。
74LS92是二—六—十二进制计数器，即CP0和Q0组成二进制计数器，CP1和Q3Q2Q1在74LS92中为六进制计数器。
三、主体电路的设计
74LS92结构
六进制
二进制
Q3
Q1
Q2
Q0
CLK1
CLK0
R02
R01
74LS92结构图
六十进制计数器
三、主体电路的设计
三、主体电路的设计
4、译码显示电路的设计
74LS47、74LS48为BCD—7段译码/驱动器，其中，74LS47可用来驱动共阳极的发光二极管显示器，而74LS48则用来驱动共阴极的发光二极管显示器。74LS47为集电极开路输出，用时要外接电阻；而74LS48的内部有升压电阻，因此无需外接电阻(可以直接与显示器 连接)。74LS48的功能表如下表所示，其中，A3A2AlA0为8421BCD码输入端，a—g为 7段译码输出端。
三、主体电路的设计
74LS48功能表
三、主体电路的设计
5、校时电路的设计
当数字钟接通电源或者计时出现误差时，需要校正时间(或称校时)。校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能。为使电路简单，这里只进行分和小时的校时。
校时电路的要求
在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。
S1为校“分”用的控制开关
S2为校“时”用的控制开关
校时脉冲采用分频器输出的1Hz脉冲
当S1或S2分别为“0”时可进行“快校时”
如果校时脉冲由单次脉冲产生器提供，则可以进行“慢校时”
需要注意的是，校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0”或“1”时，可能会产生抖动，接电容C1、C2可以缓解抖动。必要时还应将其改为去抖动开关电路。
三、主体电路的设计
校“时”、校“分”电路
三、主体电路的设计
6. 主体电路的装调
由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路
级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时
如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端VCC加退耦滤波电容。F的小电容相并联
经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。最后画出满足设计要求的总体逻辑电路图，如图所示
如果因实验器材有限，则其中秒计数器的个位和时计数器的十位可以采用发光二极管指示，因而可以省去2片译码器和2片数码显示器
四、设计任务及要求
1. 功能要求
基本功能 以数字形式显示时、分、秒的时间，为节省器件，其中小时位用发光二极管指示。要求手动快校时、快校分。
给定的主要器件： 555 1片，74LS90 5片， 74LS92 2片， 74LS00 1片， 74LS48 4片，数码显示器BS202 4只， 发光二极管 1只，。
四、