文档介绍：位移位乘法器
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实 验
其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最;
ENTITY ANDARITH IS -- 选通与门模块
PORT ( ABIN : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );
END ANDARITH;
ARCHITECTURE behav OF ANDARITH IS
BEGIN
PROCESS(ABIN, DIN)
BEGIN
FOR I IN 0 TO 7 LOOP -- 循环，完成8位与1位运算
DOUT(I) <= DIN(I) AND ABIN;
END LOOP;
END PROCESS;
END behav;
实验8-1 移位相加8位硬件乘法器电路设计
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实 验
【例8-35】
LIBRARY IEEE; --16位锁存器/右移寄存器
USE ;
ENTITY REG16B IS
PORT ( CLK,CLR : IN STD_LOGIC;
D : IN STD_LOGIC_VECTOR(8 DOWNTO 0);
Q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );
END REG16B;
ARCHITECTURE behav OF REG16B IS
SIGNAL R16S : STD_LOGIC_VECTOR(15 DOWNTO 0);
BEGIN
PROCESS(CLK, CLR)
BEGIN
IF CLR = '1' THEN R16S <= (OTHERS =>'0') ; -- 清零信号ELSIF CLK'EVENT AND CLK = '1' THEN --时钟到来时，锁存输入值，并右移低8
R16S(6 DOWNTO 0) <= R16S(7 DOWNTO 1); -- 右移低8位
R16S(15 DOWNTO 7) <= D; -- 将输入锁到高8位
END IF;
END PROCESS;
Q <= R16S;
END behav;
实验8-1 移位相加8位硬件乘法器电路设计
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实 验
（3）实验内容1：根据给出的乘法器逻辑原理图及其各模块的VHDL描述，在MAX+plusII上完成全部设计，包括编辑、编译、综合和仿真操作等。以87H乘以F5H为例，进行仿真，对仿真波形作出详细解释，包括对8个工作时钟节拍中，每一节拍乘法操作的方式和结果，对照波形图给以详细说明。
（4）实验内容2：编程下载，进行实验验证。实验电路可选择附图1-3，8位乘数和被乘数可分别用键2、键1、键4和键3输入；16位乘积可由4个数码管显示；用键8输入CLK，键7输入START。详细观察每一时钟节拍的运算结果，并与仿真结果进行比较。
实验8-1 移位相加8位硬件乘法器电路设计
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实 验
实验8-1 移位相加8位硬件乘法器电路设计
图8-4 8位移位相加乘法器运算逻辑波形图
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（5）实验内容3：乘法时钟连接实验系统上的连续脉冲，如clock0，设计一个此乘法器的控制模块，接受实验系统上的连续脉冲，如clock0，当给定启动/清0信号后，能自动发出CLK信号驱动乘法运算，当8个脉冲后自动停止。
（6）思考题：用MAX+plusII进行优化设计后，具体说明并比较组合电路乘法器与本乘法器的逻辑资源占用情况和运行速度。
（7）实验报告：根据例8-32至8-35，详细分析图8-5中个模块的逻辑功能，及其它们工作原理，详细记录并分析实验2和实验3的过程和结果，完成实验报告。
实验8-1