文档介绍：实验一 DC(pile) 的基本使用流程 piler 是 Synopsys 综合软件的核心产品。它提供约束驱动时序最优化,并支持众多的设计类型,把设计者的 HDL 描述综合成与工艺相关的门级设计;它能够从速度、面积和功耗等方面来优化组合电路和时序电路设计,并支持平直或层次化设计。 piler 的功能利用 piler ,设计者可以: ?利用用户指定的门阵列、 FPG A或标准单元库,生成高速、面积优化的 ASIC ; ?能够在不同工艺技术之间转换设计; ?探索设计的权衡,包括延时、面积和在不同负载、温度、电压情况的功耗等设计约束条件; ?优化有限状态机的综合,包括状态的自动分配和状态的优化; ?当第三方环境仍支持延时信息和布局布线约束时,可将输入网表和输出网表或电路图整合在一起输入至第三方环境; 自动生成和分割层次化电路图其完整的流程见图-1。?图 1 1) 建立设计环境 1 )在工作目录下创建 db(存放 DC 综合生成的项目 db文件)、 lib_syn (存放库文件)、 log (存放综合程序运行报告)、 netlist (存放综合网表)、 rpt (存放综合结果的数据报告)、 script ( 存放脚本文件)文件夹, 文件拷到工作目录下。 2) DC 启动时, 文件,根据文件中的内容来设定综合环境。因此,在启动 DC 前, 中库文件的路径(也可以在进入 DC 后设置)。 set search_path "$search_path ../ref/db ./scripts" ……指明库所在的路径 set target_library "" ……目标库 set link_library "* " ……链接库 set symbol_library "" ……特征库在上述环境建立所需的各类库中,一般由生产商提供目标库,库中的各类 cell 用于逻辑映射, 链接库则包括一些已经做好的设计和子模块,还包括了当前设计的目标库,门级网表实例化元件和单元都来自于它。 2) 读入设计(以下命令都可在 DC 中的<design_vision-t> 里执行) 1) RTL 代码的读入 piler 使用 piler 将 RTL 级设计和门级网表作为设计输入文件读入。通过 analyz e和 elaborat e 命令读入 RTL 级设计,通过 read_fil e或 rea d 命令读入门级网表。 piler 支持所有主要的门级网表格式。如果你用 read_file 或 read 命令读入 RTL 设计,等于实现了组合 3analyze 和 elaborate 命令的功能。 2)指明设计顶层 current_design 命令利用这个命令可设置任何一个内存中的设计为当前设计: dc_shell> current_design ANY_DESIGN Current design is’ ANY_DESIGN ’ 3)链接库文件要完成一个设计,它就必须与涉及到的库元件和设计链接。对于每一个子设计,必然有一个基准,将子设计或元件与链接库相连。这个过程称为设计链接或基准分解。 piler 执行下列步骤来完成基准分解: (1)决定当