文档介绍：现场可编程门阵列(FPGA , Field Programmable Gate Array) 是一种高密度可编程逻辑器件, 其逻辑功能是通过把设计生成的数据文件配置进芯片内部的静态配置数据存储器(SRAM ) 来实现的, 具有可重复编程性, 可以灵活实现各种逻辑功能。由于 FPG A 器件采用的是 SRAM 工艺,在断电的情况下 FPGA 内的配置数据将丢失。所以,在典型的采用 FPGA 器件的电子系统中通常将 FPGA 的配置数据存放于其兼容的 SPROM 中,上电时由控制电路将 SPROM 中的配置数据装入 FPGA 器件中。但是通常的 SPROM 价格昂贵,且是一次性,不利于 FPGA 程序的更新,所以有必要分析 FPGA 的配置原理,采用廉价、能重复使用的方式配置 FPGA 。本文主要根据 Altera 公司手册及以前的经验,设计和完成了一种新的 FPGA 配置文件下载更新的方法。其主要原理是在每次启动系统时, 由配置控制器从 Flash 中读出 FPGA 配置文件,再下载到 FPGA 中以完成器件的配置功能。当系统需要升级更新 FPGA 配置文件时, 可通过网络或者由主机通过 JTAG(Joint Test Action Group) 接口( 未联网时) 将配置文件发送给基于 NiosII 处理器的嵌入式系中,由 Nios II 处理器更新系统中的 Flash 。当 Flash 内容更新后,系统就可实现在加电时由配置控制器自动将配置文件下载到 FPGA 中。而配置控制器是采用复杂可编程逻辑器件(CPLD , Complex Programmable Logic Device) , 主要功能是实现并串转换。这样在不需要任何硬件动作和专业软件的情况下, 只需要进行常规软件操作就可以更新 FPGA 的配置文件。不仅节约了成本,还有效地缩小了系统体积,有利于以后系统工程的升级更新。 1 基于 Nios II 的嵌入式系统简介 Nios II是 Alter a 公司在第一代软核处理器 Nio s 的基础上于 200 4年5 月为其 FPG A 产品配套开发的软核 CPU 。 Nios II 是一种采用流水线技术、单指令流的基于 RISC 技术的通用嵌入式软核处理器、哈佛体系结构, 地址、数据、指令均为 32位, 最高性能可达到 200DMIPS (Dhrystones MIPS) 。 Nios II 系统中的外设具有可配置性, 用户可根据实际应用来裁剪,并且 Nios II 处理器有很好的自定义指令支持,大部分指令均可以在一个时钟周期内完成,这也是可配置处理器的优势所在。 Nios II 在逻辑功能上是 32 位的精简指令集 CPU ; 而在实现方式上,它是在 FPGA 上通过编程方式实现的,这也是与传统的 CPU 一个根本差别。 Nios II 的总线方式也采用了一种简单的总线体系结构—— Avalon 总线。该软核 CPU 为可编程片上系统 SOPC 给用户提供了一套综合解决方案, 它可以与用户自定义逻辑结合构成 SOC 系统, 并下载到 Altera 的 FPGA 芯片中,使得 FPGA 在嵌入式系统领域的地位越来越重要。基于 Nios II 的嵌入式系统主要实现了绞线式列车总线(WTB , Wire Train Bus) 网络节点机的功能,该