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高速电路设计的经典案例.pdf

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该文章版 在确实要
不到数据而且没有找到更加可性的计算方法的情况下,可以按下例方法估算:




图 4

Smarteebit Page 2 of 17该文章版权归 smarteebit 所有。若有疑问,请联系 songmin2@sohu.com


其中:
S_Overshoot_High / S_Overshoot_Low 为器件允许的静态过冲,即允许的直流输入 VIH 的上限和
下限。
D_Overshoot_High / D_Overshoot_Low 为器件允许的动态过冲,相当于瞬态 Input 的上限和下限。
公式中的 T 反映的是工作频率, t是电压超过静态过冲持续的时间,由仿真或测量获得。
对付过冲的一般方法是匹配,或叫端接(Termination)。匹配的方法五花八门,网上的文章一搜一
大把,这里不再赘述了。匹配的中心思想是消灭信号路径端点的阻抗突变,归纳一下,无非可以总结为
两种形式:源端的串行匹配,用于消灭二次反射,以及终端的并行匹配,用于消灭一次反射。不是每种
匹配方式都适用于任何场合,例如,50ohm 并行匹配一般不用于 LVTTL/LVCMOS 等电平逻辑,因为电
阻上消耗的功耗大得难以接受;又例如,源端匹配用于链型拓扑时,靠近驱动端的接收点波形较差,对
此,我们有“案例:源端匹配用于链型拓扑的缺陷”详细说明。
除了匹配之外,还有另外一种改善过冲的行之有效的方法,那就是令驱动端的信号沿变缓,使得原
先的高速信号变得不那么“高速”。使信号沿变缓的最常用的手法,就是降低驱动器的驱动电流。这种
手法在FPGA/CPLD设计中尤为常用。通过“案例:通过修改驱动电流的方法改善过冲”,我们将对此法
有更深的体会。
振铃:过冲往往伴随有振铃,或者说,过冲是振铃的一部分。振铃产生的第一次峰值电压,就是过
冲。之所以要将二者区分来讲,是因为振铃的危害除了过冲外,还有其产生的电压波动可能多次跨越逻
辑电平的阈值电压,使得接收端产生误判,对于CMOS器件来说,振铃过程中还可能使得上、下MOS管同
时导通的时间延长,急剧地增加功耗,影响器件寿命。既然振铃和过冲的产生机理一致,对它的处理方
式也就和处理过冲无异,这里仅作简要的理论阐述。
非单调性:绝大多数的非单调性都是复杂的信号拓扑造成的,因此,在一个CPU或DSP芯片的本地总
线上,非单调性的问题最为常见,也最难解决。非单调性按表现分类,可以分为两种:回钩和台阶。对
于一个沿有效的时钟来说,信号沿上的回钩或台阶是致命的,因为一个非单调的时钟沿,可能被接收端
认做多个有效沿,或在器件内部产生亚稳态,导致时序逻辑的功能错误。对于数据来说,非单调性的危
害则主要是时序裕量的减小,这也是复杂的总线系统往往要进行时序仿真的原因之一。非单调性的案例,
请见“案例:时钟的非单调性带来的时序逻辑错误”,“案例:数据的非单调性带来的时序裕量问题”。
对于时钟信号来说,避免出现非单调性问题的最好方式是使用时钟驱动器,用点对点的方式驱动每
一个负载;对于有复杂拓扑的总线信号来说,则建议使用总线驱动芯片,这样可以将一个复杂的拓扑分
解为两个或两个以上较为简单的拓扑,同时也不要忘记加入合适的匹配电阻,具体的匹配方法,可以通
过仿真得到。

1.1 案例:源端匹配用于链型拓扑的缺陷

如图 5,这是一个典型的链型拓扑:最右端的U48为驱动端,经过一个串阻后,一条走线上呼啦啦
挂了9个负载。



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上传人:amikiri 2022/5/18 文件大小:1.25 MB

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