文档介绍：altera_fpga的设计流程 (2)
CPLD还是FPGA ？
复杂组合逻辑：CPLD
–PLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至20~30多个组合逻辑输入
• 复杂时序逻辑：FPGA
–FPGA芯片中包含的的总体规划：
功能集的定义；
端口的定义；
模块的基本划分和功能定义：
每个模块应该完成的功能；
模块之间的接口定义；
模块间通讯的问题一定要考虑好，硬件通信的成本一般比较大。
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设计的整体规划
设计规模的初步估计，大致应该选择哪一层次的芯片；
设计时序的宏观规划：
频率和时钟结构；
可能的关键路径，着重优化；
模块的进一步细化，考虑可重用性等的规划：
可以考虑基本单元，比如加法、乘法器和寄存器等。
设计文档化非常重要
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设计实现
用电路框图或者HDL描述实现自己的设计：
简单的设计可以用电路框图；
大型复杂的一般倾向于用HDL描述；
HDL描述和计算机编程中的高级语言描述有很大不同，每一个描述都要考虑硬件的实现能力，是不是可以综合的等等，目前HDL语言标准中仍然有不能被综合的语法，这些要尤其注意。
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功能仿真
对逻辑功能进行验证：
不考虑时序问题，认为门都是理想门，没有延时；
详细一些的可以认为门延时都是一样，而忽略互连线的延时。
RTL代码
逻辑仿真器
调用模块的
行为仿真模型
测试数据
测试程序
（test bench）
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逻辑综合
通过映射和优化，把逻辑设计描述转换为和物理实现密切相关的工艺网表：
RTL代码
逻辑综合器
调用模块的
黑盒子接口
设置综合目标和约束条件
EDIF网表
（netlist）
HDL网表
（netlist）
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布局布线
将综合生成的网表，在FPGA内部进行布局布线的设计，并最终生成用于下载的二进制配置文件；
逻辑综合器
EDIF网表
（netlist）
FPGA厂家工具
调用模块的
综合模型
设置布局布线约束条件
HDL网表
（netlist）
SDF文件
（标准延时格式）
下载/编程文件
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时序逼近
时序逼近流程是一个推荐的设计方法可以帮助设计满足它们的时序目标
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门级仿真
FPGA厂家工具
HDL
网表
（netlist）
SDF文件
（标准延时格式）
逻辑仿真器
测试数据
FPGA基本单元仿真
模型
测试程序
(test bench)
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SDF 文件
Industry Standard Format
Automatically Generated When You Compile a Design (Output File with Extension .sdo)
Contain Timing Information
Device Delays
Interconnect Delays
Port Delays
Path Delays
Timing Checks
Can be Back-annotated to a Design for Accurate Model of Delays
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物理验证
将生成的二进制配置文件下载到FPGA上，进行实际的功能和时序的测试；
Altera （.sof文件） Xlinx (.bit 文件)，
由于FPGA常常是作为整个系统一部分，因此还应该将FPGA放到整个系统中进行验证，整个系统工作正常，才算完成了开发过程。
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用ModelSim 仿真
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内容
ModelSim产品简介
ModelSim的用途
用ModelSim进行功能仿真
用ModelSim进行时序仿真
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ModelSim产品简介（1）
由Mentor Graphics公司 的子公司Model Tech公司开发
工业上最通用的仿真器之一
支持Verilog 和 VHDL仿真
OEM版本允许Verilog仿真 或者 VHDL 仿真
ModelSim/SE
首要的版本，能混合仿真Verilog 和 VHDL
ModelSim/XE
OEM版,包含Xilinx公司的库文件
ModelSim/AE
OEM版,包含Altera公司的库文件
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ModelSim产品简介（2）
ModelSim 用户界面
main主窗口:
structure结构窗口
process处理窗口:
Signal&variable信号
和变量窗口
dataflow数据流窗口
source源窗口
Wave&list
波形和列表窗口
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ModelSim的用途
RTL 仿真（功能仿真）
验证设计HDL的基本逻辑功能,属于最基本的验证
仿真速度最快
门