文档介绍：延迟锁定回路及使用其闭锁时钟延迟的方法
专利名称：延迟锁定回路及使用其闭锁时钟延迟的方法
技术领域：
本发明涉及一种使用于同步存储装置的延迟锁定回路(DLL)，尤其涉及一种通过局部修改单元延迟的分辨率值来获得各自具有不同抖动特性的工作联连接的单位延迟构成。单位延迟包含2个以串联方式相互连接的与非门及一个反相器。每个单位延迟逐一地连接到延迟控制块中的逻辑单元16的各个或非门
上。当或非门Reg_0至Reg_N-1的一个输出变成逻辑高″H″信号的时候，延迟量就被确定了。通常，延迟线块17由两种型式延迟线所构成，即，一种是使用于上升时钟信号的延迟线，另一种是使用于下降时钟信号的延迟线，从而可以对上升时钟信号及下降时钟信号作完全相同的延迟来降低占空比失真(duty ratio distortion)。
即使虚延迟线块13的电路图没有具体显示，但是虚延迟线块13是一条用于输入到相位比较块15的反馈时钟信号的延迟线。虚延迟线块13的结构和图6所示的延迟线块17完全相同，只是功耗低，因为时钟分频信号ref输入到虚延迟线块13。
图1中的延迟模块14是一种电路，它使具有延迟表示的延迟组件模式化，直到从芯片外部输入的时钟信号输入到延迟线块以及从延迟线块输出的时钟信号输出到芯片外部为止。时钟信号线是一条从延迟线块17到输出缓冲块的路径。输出缓冲器在时钟信号和数据信号同步后，在时钟信号线上输出时钟信号。
通过改变反馈时钟信号通过的单位延迟的数量，延迟线块17减少了内部时钟和外部时钟之间的相位差。同时，由延迟线块17内的两个与非门所构成一个单位延迟具有约100ps的分辨率。假如工作频率是f，则延迟线块17用最大数值即1/f，来延迟时钟信号的相位。而且，延迟线块17包括相同数量的单位延迟，和以延迟线块17内单位延迟的延迟时间除以1/f所获得的值完全相同。
包含在延迟线块17内具有完全相同延迟时间的全部单位延迟的DLL具有下列缺点第一，DLL需要在高速及低速中工作。此外，DLL应用在特定产品的时候，需要很容易的转换工作速度模式，即自高速作业到低速作业、或自低速作业到高速作业。因而，用于高频作业时，延迟线块内单位延迟的延迟时间必需减少。另一方面，用于低频作业时，由于延迟时间的减少，单位延迟数量必需增加。相应地，DLL的配线布置大小增加，而且满足DLL工作的电流量也增加。
因此，实际上需要在不增加配线布置的大小的情况下，尽可能地减少所需求的电流量。用于电子系统的高速作业中，DLL的工作频率也要高。然而，在低频没有要求改变功能，因此，难于获得一个最优化的标准来同时充分满足高速作业及低速作业。
为解决上述缺点，需要可以工作在粗延迟模式及细微延迟模式这两种作业方式的DLL。然而，这样就存在一个在粗延迟模式及细微延迟模式间的互连问题，更进一步地，由于使用了复杂的控制电路来互连独立的延迟线块，电路配线布置的大小也必须增加。
发明内容
因此，本发明的目的在于提供一种使用于同步存储装置的可快速地实施时钟延迟锁定作业的DLL，及一种用于锁定时钟延迟的方法。
根据本发明的一个方面，提供一种DLL电路的延迟线单元，包括第一延迟线，具有多个第一单位延迟，各第一单位延迟具有第一延迟；第二延迟线，具有多个第二单位延迟，各第二单位延迟具有第二延迟；及第三延迟线，具有多个第三单位延迟，