文档介绍：可自我重置的微处理器及其方法
专利名称：可自我重置的微处理器及其方法
技术领域：
本发明涉及一种微处理器，特别是涉及一种可自我重置的微处理器及其方法。
背景技术：
对目前的微处理器除错是非常困难的，微处理器的研发人员使用各种技术来t Request signal，BNR#signal)。当处理 器总线138上的一装置，如微处理器100或芯片组128，设置区块下一请求信号时，可阻止其 他装置在处理器总线138上初始一个新的传输(transaction)。当微处理器100自我重置 时，微处理器100会设置区块下一请求信号来防止独占(hang)处理器总线138，以下将加以 详述。微处理器100包括一含有多阶段的管线，其包括各种功能单元。管线包括 一指令快取(instruction cache) 102，其依序耦接于一指令转译器(instruction translator)112、 一 寄存器别名表(Register Alias Table, RAT)116、 一 保留站 (reservation station) 118、一执行单元(executionunit) 12 以及一弓| 退单元(retire unit) 124。指令转译器112用来将巨集指令(macroinstruction)(如x86系列架构中)转 译成微指令(microinstruction)，该微指令是内建于微处理器100的精简指令集计算机架 构(RISC-like microarchitecture)的微指令集中。保留站118发出指令至执行单元122， 并以非循序的方式执行程序(execution out of programorder)。引退单元1 包括一重 排缓冲器(reorder buffer)，并依循序的方式来引退指令(retirement of instruction in program order)。执行单元122包括载入/储存单元(load/store unit)、整数单元 (integer unit)、浮点单元(floating-point unit)、分支单元(branch unit)或单一指令 多重资料单元(SIMD unit)。微处理器100还包括一进阶可编程中断控制器(Advanced ProgrammableInterrupt Controller,APIC) 108，其耦接于执行单元 122 以及一总线接口单 元(bus interface unit) 126，总线接口单元1 作为微处理器100连至处理器总线138的 接口。进阶可编程中断控制器108是接收系统101内部的各种中断来源，如芯片组1 和周 边装置，并传送这些中断至专门管理中断的微处理器100的核心。在本发明实施例中，进阶 可编程中断控制器108的功能与区域进阶可编程中断控制器(Local APIC)类似，相关说明 请参考 2006年 6 月出版，关于 htel IA-32 架构的「Architecture Software Developer's Manual」一书的第三A册第八章「System Programming Guide」的叙述。微处理器100又包括一储存元件106，用来储存一部份重置标志(apartial reset flag)及其地址，储存元件106耦接于执行单元122