文档介绍：Quartus_II_ 时钟约束 QuartusII 时钟约束时钟约束( Clock Specification ): 约束所有时钟( 包括你的设计中特有的时钟) 对准确的时序分析结果而言是必不可少的。 Quartus II TimeQuest Timing Analyzer 为各种各样的时钟配置和典型时钟提供许多 SDC 命令。时钟( Clocks ) 使用 create_clock 命令为任何 register, port 或 pin 进行时钟特性描述, 使其具有独一的时钟特性。例 6–2 展示了 create_clock 命令: Example 6– 2. mand create_clock -period <period value> [-name <clock name>] [-waveform <edge list>] [-add] <targets> Table 6– 6. mand Options Example 6–3 约束时钟频率 100MHz ,占空比 50% , 0ns 上升沿, 5ns 下降沿。 Example 6– 3. 100MHz Clock Creation create_clock – period 10– waveform {05} clk 这个章节将介绍 SD C 可用的应用编程接口,以及描述指定的时钟特性。 Example 6–4 和上例相差 90 度的相位。 Example 6– 4. 100MHz Shifted by 90 Degrees Clock Creation create_clock – period 10– waveform { } clk_sys 使用 create_clock 命令约束时钟缺省的 source Latency 值为 0。 Quartus II TimeQuest Timing Analyzer 自动为非虚拟时钟( non-virtual clocks ) 计算时钟网络延时( clock ’work latency )。 Quartus II Handbook, Volume 3 6-29 生成时钟( Generated Clocks ) Quartu s II TimeQuest Timing Analyzer 可以把修改或改变主时钟(或者引入时钟)特性的分频时钟、波纹时钟和电路作为生成时钟。你可以定义这些电路的输出作为生成时钟。这些定义可以让 Quartus II TimeQuest Timing Analyzer 分析这些时钟以及关联的时钟网络延时( network latency )。使用 create_generated_clock 命令定义生成时钟。 Example 6– 5. mand create_generated_clock [-name <clock name>] -source <master pin> [-edges <edge list>] [-edge_shift <shift list>] [-divide_by <factor>] [-multiply_by <factor>] [-duty_cycle <percent>] [-add] [-invert] [-master_clock <clock>] [-phase <phase>] [-offset <offset>] <targets> Table 6– 7. mand Options 源延时是由于从主时钟( 不一定是主管脚) 开始的时钟网络延时所致。你可以使用 set_clock_latency – source 命令约束源延时。 Figure 6– 17 展示了如何产生一个基于 10ns 时钟的反向生成时钟: Figure 6– 17. Generating an Inverted Clock create_clock -period 10 [get_ports clk] create_generated_clock -divide_by 1 -invert -source [get_registers clk] \ [get_registers gen|clkreg] Figure 6– 18 展示了如何使用-edges 和-edge_shift 选项以改变生成时钟。 Figure 6– 18. Edges and Edge Shifting a Generated Clock create_clock -period 10 -waveform {0 5} [