文档介绍：DSP2812引脚说明
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TMS320C28x系列DSP的CPU与外设（上）
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第1章 芯片结构及性能概述
表1-2 引脚功能和信号情况‡
名 字
引脚号
I/O/Z
PU/PDS证它的逻辑高电平不超过VDD（）
X2
M9
76
57
I
振荡器输出
XCLKOUT
F11
119
87
O
—
源于SYSCLKOUT的单个时钟输出，用来产生片内和片外等待状态，作为通用时钟源。XCLKOUT与SYSCLKOUT的频率或者相等，或是它的1/2，或是1/4。复位时XCLKOUT = SYSCLKOUT/4
TESTSEL
A13
134
97
I
PD
测试引脚，为TI保留，必须接地
D6
160
113
I/O
PU
器件复位（输入）及看门狗复位（输出）。器件复位，XRS使器件终止运行，PC指向地址0x3F FFC0（注：0xXX XXXX中的0x指出后面的数是十六进制数。例如0x3F FFC0=3FFFC0h）当XRS为高电平时，程序从PC所指出的位置开始运行。当看门狗产生复位时，DSP将该引脚驱动为低电平，在看门狗复位期间，低电平将持续512个XCLKIN周期。该引脚的输出缓冲器是一个带有内部上拉（典型值100mA）的开漏缓冲器，推荐该引脚应该由一个开漏设备去驱动
TEST1
M7
67
51
I/O
—
测试引脚，为TI保留，必须悬空
TEST2
N7
66
50
I/O
—
测试引脚，为TI保留，必须悬空
续表
名 字
引脚号
I/O/Z
PU/PDS
说 明
179针GHH
封装
176针PGF
封装
128针PBK
封装
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TMS320C28x系列DSP的CPU与外设（上）
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第1章 芯片结构及性能概述
B12
135
98
I
PD
有内部上拉的JTAG测试复位。当它为高电平时扫描系统控制器件的操作。若信号悬空或为低电平，器件以功能模式操作，测试复位信号被忽略
注意：在上不要用上拉电阻。它内部有上拉部件。在强噪声的环境中需要使用附加上拉电阻，此电阻值根据调试器设计的驱动能力而定。一般取22kΩ即能提供足够的保护。因为有了这种应用特性，所以使得调试器和应用目标板都有合适且有效的操作
TCK
A12
136
99
I
PU
JTAG测试时钟，带有内部上拉功能
TMS
D13
126
92
I
PU
JTAG测试模式选择端，有内部上拉功能，在TCK的上升沿TAP控制器计数一系列的控制输入
TDI
C13
131
96
I
PU
带上拉功能的JTAG测试数据输入端。在TCK的上升沿，TDI被锁存到选择寄存器、指令寄存器或数据寄存器中
TDO
D12
127
93
O/Z
—
JTAG扫描输出，测试数据输出。在TCK的下降沿将选择寄存器的内容从TDO移出
EMU0
D11
137
100
I/O/Z
PU
带上拉功能的仿真器I/O口引脚0，当为高电平时，此引脚用作中断输入。该中断来自仿真系统，并通过JTAG扫描定义为输入/输出
EMU1
C9
146
105
I/O/Z
PU
仿真器引脚1，当为高电平时，此引脚输出无效，用作中断输入。该中断来自仿真系统的输入，通过JTAG扫描定义为输入/输出
ADC模拟输入信号
ADCINA7
B5
167
119
I
采样/保持A的8通道模拟输入。在器件未上电之前ADC引脚不会被驱动
ADCINA6
D5
168
120
I
ADCINA5
E5
169
121
I
ADCINA4
A4
170
122
I
ADCINA3
B4
171
123
I
ADCINA2
C4
172
124
I
ADCINA1
D4
173
125
I
ADCINA0
A3
174
126
I
续表
名 字
引脚号
I/O/Z
PU/PDS
说 明
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第1章 芯片结构及性能概述
179针GHH
封装
176针PGF
封装
128针PBK
封装
ADCINB7
F5
9
9
I
采样/保持B的8通道模拟输入。在器件未上电之前ADC引脚不会
ADCINB6
D1
8