文档介绍：2G-133M-DDR Memory Version
Signal Integrity
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1. 背景介绍 - 3 -
2. 问题及解决方案 - 4 -
差分时钟信号 - 4 -
地址及控制总线 - 5 -
数据总线 - 7 -
3. 结论 - 9 -

项目中,需要使用DDR-SDARM存储颗粒,MT46V64M16TG-6T(512Mb),16片来组成1GByte的存储空间,工作时钟为133M。这样对DDR控制芯片MV64360来讲,控制器的输出负载和干扰将会增加很多。为保证该系统的设计正确性,尽量缩短项目的开发周期,必须在进行系统设计之前,对该存储系统中的关键信号进行信号完整性的仿真。该文档即基于仿真分析的基础上,得出了该存储系统的设计空间,给出了实际系统的解决方案。同时,为方便阅读和增加SI工作的可信度,该文档提供了没有进行优化设计之前的,和优化设计之后的关键信号仿真结果。由此,也可以看出,在进行实际系统设计之前的软件仿真分析是必须的,并且必要的。

在DDR2的存储系统中,关键信号包括如下几类:
差分时钟信号CLK,CLK#;
地址总线和控制总线信号;
64数据总线和8位数据校验总线信号。
下面,就是分别针对这几类信号进行仿真分析,以及优化设计的结果。

优化设计前的时钟,在125M下的波形Figure 1。在电平转换的时候,振荡比较大,造成眼图缩小。
Figure 1
优化设计后的时钟,在125M下的波形Figure 2。电平转换时的振荡减小,可以获得比较完整的眼图。
Figure 2

由于地址和控制总线要贯穿到所有的16片存储颗粒,因此,地址和控制总线的负载是最大的,也是在设计中最难的部分。
优化前的总线波形Figure 3:
可以看到,这样的波形对信号的判决时间以及噪声的容限要求相当的严格,即使满足了这些苛刻的条件,其信号本身也是不单调的,这样也会造成误判。
Figure 3
优化后的总线波形Figure 4:
Figure 4
可以看到,优化设计后的波形对信号的判决时间以及噪声的容限几乎没有任何要求,可以说是非常完美的信号,按着这样设计的系统,可以放心地工作。

在这个系统中,数据总线的负载不是很严重,但是也不能忽视对它的设计。
优化前的总线波形Figure 5:
可以看到,这样的波形对信号噪声的容限要求相当的严格,如