文档介绍：1、 逻辑代数有—与 、―或 和 非 三种基本运算。
2、 四个逻辑相邻的最小项合并，可以消去_2 个因子；__2n 个逻辑相邻的
最小项合并，可以消去n个因子。
3、 逻辑代数的三条重要规则是指 、 代入规则 和
对偶规则。
，电平接近于零时称为低电平，用数字丄表示，电平接近于Vcc称为高 电平，用数字1表示。
0,1
负逻辑电路中，电平接近于零时称为低电平，用数字丄表示，电平接近于Vcc称为高
电平，用数字0表示。 cc
1,0
异或门电路中，当两个输入端的输入为01 或 10组合时，输出为1。
01、10
同或门电路中，当两个输入端的输入为 11或 00组合时，输出为1。
00、11
数字电路中的逻辑状态是由高、低电平来表示的。负逻辑规定用高电平表示逻辑 用低电平来表示逻辑—。
0，1
消除或减弱组合电路中的竞争冒险，常用的方法是发现并消掉互补变量，增加 ，
并在输出端并联 。冗余项、滤波电容
要扩展得到1个16-4线编码器，需要 片74LS148
。2
3•在组合逻辑电路中，当一个输入信号经过多条路径传递后到达某一逻辑门的输入端时， 会有时间先后，这一现象称为 ，由此而产生输出干扰脉冲的现象称为 。
竞争、冒险
所谓组合逻辑电路是指：在任何时刻，逻辑电路的输出状态只取决于电路 的
组合，而与电路的 无关。输入状态、原来的状态
组合逻辑电路由逻辑门电路组成，不包含任何 ，没有 能力。
记忆元件、记忆
常见的中规模组合逻辑器件有 和. 等。
编码器、译码器、数据选择器、数值比较器、加法器任选二个。
加法器是一种最基本的算术运算电路，其中的半加器是只考虑本位两个二进制数进行相
加不考虑 的加法器。低位向本位的进位
全半加器既要考虑本位两个二进制数进行相加，还要考虑 的加法器。 低位向本位的进位
用全加器组成多位二进制数加法器时，加法器的进位方式通常有、 、
2种。 串行进位、并行进位
基本译码器电路除了完成译码功能外，还能实 和 功能。
逻辑函数发生、多路分配
多路分配器可以直接用 来实现。译码器
与4位串行进位加法器比较，使用超前进位全加器的目的 。 提高运算速度
在分析门电路组成的组合逻辑电路时，一般需要先根据 写出逻辑表达式。 逻辑电路图
数据选择器的功能相当于多个输入的数据数据开关，是指经过选择，把 通道的
数据传送到 的公共数据通道上去。多个、唯一
数据分配器的功能相当于一个多输出的数据开关，是将 数据源来的数据根据需要,
送到 不同的通道上去。经过选择，把通道的数据传送到的公共数据通道上去。
一个、多个
加法器的超前进位级联方式，高位的运算不必等低位运算的结果，故提高了 ，
但结构比较 。运算速度、复杂
加法器串行进位的级联方式由于结构 ，主要用在 数字设备中。
简单、低速
1、 组合电路的基本单兀是 门电路 ，时序电路的基本单兀是 触发
器 。//门电路，触发器
2、 触发器有 2 种稳定状态,在适当 时钟 的作用下，触发器可从一种稳
定状态转变为另一种稳定状态。//触发器有两种稳定状态，在适当的时钟的作用下，触发器 可从一种稳定状态转变为另一种稳定状态。
3、 同步RS触发器的特性方程中约束条件R・