文档介绍：同步电路设计
目录
FPGA简介
建立时间和保持时间
竞争和冒险
有用的设计方法
总结
FPGA
FPGA:现场可变成门阵列
基于查找表技术,SRAM工艺
包含的LUT和触发器的数量非常多,适合复杂时序逻辑
在开发阶段具有安全、方便、可随时修改设计,极大的提升硬件系统设计的灵活性、可靠性, 以及提高硬件开发的速度和降低系统的成本
好的设计方法
为了增加可编程逻辑器件电路工作的稳定性,一定要加强可编程逻辑器件设计的规范要求,要尽量采用同步电路设计
同步设计将优于异步设计
什么是同步设计
对FPGA 的同步设计理解为:所有的状态改变都由一个主时钟触发,而对具体的电路形式表现为所有的触发器的时钟端都接在同一个主时钟上。一个系统的功能模块在内部可以是局部异步的,但是在模块间必须是全局同步的
同步设计的优越性
同步电路比较容易使用寄存器的异步复位/置位端,以使整个电路有一个确定的初始状态
在可编程逻辑器件中,使用同步电路可以避免器件受温度,电压,工艺的影响,易于消除电路的毛刺,使设计更可靠,单板更稳定
同步电路可以很容易地组织流水线,提高芯片的运行速度,设计容易实现
同步电路可以很好地利用先进的设计工具, 如静态时序分析工具等, 为设计者提供最大便利条件,便于电路错误分析,加快设计进度
建立时间和保持时间(1/9)
建立时间和保持时间(2/9)
建立时间(setup time)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间。如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器;
保持时间(hold time)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果保持时间不够,数据同样不能被打入触发器。
建立时间和保持时间(3/9)
数据稳定传输必须满足建立时间和保持时间的要求,否则电路就会出现逻辑错误。
在同步系统中,如果触发器的setup time / hold time不满足,就可能产生亚稳态,此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态,在这段时间里Q端毛刺、振荡、固定的某一电压值,而不是等于数据输入端D的值。这段之间成为决断时间。经过决断时间之后Q端将随机的稳定到0或1上。
建立时间和保持时间(4/9)
亚稳态除了导致逻辑误判之外,输出0~1之间的中间电压值还会使下一级产生亚稳态(即导致亚稳态的传播)
只要系统中有异步元件,亚稳态就是无法避免的
要减少亚稳态导致错误的发生;要使系统对产生的错误不敏感