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选择题
假定下列字符码中有奇偶校验位,但没有数据错误,采用偶校校验的字符码是______。
A11001011B11010110C11000001D11001001
8位定点字长的字,采用2的补码表示时,一个字所能表示的整数范围是______。
A.–128~+127B.–127~+127C.–129~+128D.-128~+128
下面浮点运算器的描述中正确的句子是:______。
浮点运算器可用阶码部件和尾数部件实现
阶码部件可实现加、减、乘、除四种运算
阶码部件只进行阶码相加、相减和比较操作
尾数部件只进行乘法和减法运算
某计算机字长16位,它的存贮容量是64KB,若按字编址,那么它的寻址范围是______
双端口存储器在______情况下会发生读/写冲突。
左端口与右端口的地址码不同
左端口与右端口的地址码相同
左端口与右端口的数据码不同
左端口与右端口的数据码相同
寄存器间接寻址方式中,操作数处在______。
微程序控制器中,机器指令与微指令的关系是______。
每一条机器指令由一条微指令来执行
每一条机器指令由一段微指令编写的微程序来解释执行
每一条机器指令组成的程序可由一条微指令来执行
一条微指令由若干条机器指令组
按其数据流的传递过程和控制节拍来看,阵列乘法器可认为是______。
全串行运算的乘法器
全并行运算的乘法器
串—并行运算的乘法器
并—串型运算的乘法器
由于CPU内部的操作速度较快,而CPU访问一次主存所花的时间较长,因此机器周期通常用______来规定。
主存中读取一个指令字的最短时间
主存中读取一个数据字的最长时间
主存中写入一个数据字的平均时间
的值用十进制表示为A______。
Cache是一种A______存储器,是为了解决CPU和B______之间C______上不匹配而采用的一项重要硬件技术。
选择型DMA控制器在物理上可以连接A______个设备,在逻辑上只允许连接B______个设备,适合连接C______设备。
指令格式是指指令用A______表示的结构形式,通常由B______字段和C______字段组成。
DMA和CPU分时使用内存的三种方式是:A______,B______,C______。
若浮点数格式中介码的基数已定,尾数用规格化表示,浮点数的表示范围取决于A______的位数,精度取决于B______的位数。
指令格式中,操作码字段表征指令的A______,地址码字段指示B______。
模4交叉存储器是一种A______存储器,它有B______个存储模块,每个模块有它自己的地址存储器,和C______寄存器。
按IEEE754标准,一个浮点数由______,阶码E,尾数m三部分组成。其中阶码E的值等于指数的______加上一个固定______。
储器的技术指标有______,______,______,和存储器带宽。
指令操作码字段表征指令的______,而地址码字段指示______。
一个定点数由______和______两部分组成。根据小数点位置不同,定点数有______和纯整数之分。
对存储器的要求是______,______,______。为了解决这三方面的矛盾计算机采用多级存储体系结构。
当今的CPU芯片除了包括定点运算器和控制器外,还包括______,______运算器和______管理等部件。
RISC指令系统的最大特点是:______;______;______种类少。只有取数/存数指令访问存储器。
计算题
=-,Y=+,用补码并行乘法或布斯算法求[X*Y]补的积,并求出X*Y的积的真值。(提示:要求先写出X、Y的补码形式,然后进行补码并行乘法或布斯算法的计算)
2.①已知四位信息码为1110,设计可纠一位错的海明码。
②在传送此海明校验码的过程中,接收方收到数据后,进行检查结果S3S2S
1=101,说明什么问题?如何处理?
=2j1×S1,N2=2j2×S2,其中阶码2位,阶符1位,尾数四位,数符一位。
设:j1=(-10)2,S1=(+)2
j2=(+10)2,S2=(+)2
求:N1×N2,写出运算步骤及结果,积的尾数占4位,要规格化结果,用原码阵列乘法器求尾数之积。
=-,y=+,求[x]补,[-x]补,[y]补,[-y]补,x+y=?,x–y=?
=-,y=+,求[x]补,[-x]补,[y]补,[-y]补,x+y=?,x–y=?
简答题
1、简述一下中断响应的条件。
2、某指令系统指令长度固定长度12位,操作码部分长4位。试提出一种分配
方案,使指令系统有12条二地址指令,45条单地址指令和200条零地址指令。
(Cache),其中Cache和主存之间的映射关系有哪三种?这三种映射中哪种映射实现所需要硬件电路最少?它的缺
点是什么?
,操作码部分长4位。有人提出一种分配
方案,使指令系统有12条二地址指令,56条单地址指令和200条零地址指令。此方案能否成功?如果成功写出各种指令的操作码范围,如果不成功说明原
因。
综合题
1、指令格式如下所示,OP为操作码字段,试分析指令格式特点。
312622181716150
OP
源寄存器
变址寄存器
偏移量
2、某机器中,已知配有一个地址空间为(0000—1FFF)16的ROM区域,现在用一个SRAM芯片(8K×8位)形成一个16K×16位的ROM区域,起始地址为(2000)16。假设SRAM芯片有CS和WE控制端,CPU地址总线A15——A0,数据总线为D15——D0,控制信号为R/W(读/写),MREQ(当存储器读或写时,该信号指示地址总线上的地址是有效的)。要求:
(1)满足已知条件的存储器,画出地址译码方案。
(2)画出ROM与RAM同CPU连接图。
3、某计算机的数据通路如图2所示,其中M—主存,MBR—主存数据寄存器,MAR—主存地址寄存器,R0-R3—通用寄存器,IR—指令寄存器,PC—程序计数器(具有自增能力),C、D--暂存器,ALU—算术逻辑单元(此处做加法器看待),移位器—左移、右移、直通传送。所有双向箭头表示信息可以双向传送。
请按数据通路图画出“ADD(R1),(R2)+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器R1中,目的操作数寻址方式为自增型寄存器间接寻址(先取地址后加1)。
4、已知某种RAM芯片规格为4K*4,请用此芯片构成一个8K*8的存储器。画出
存储器与CPU的连线,门电路自选。如果此存储器的首地址为1000H,那么此存储器最后一个存储单元的地址为多少?
5、某计算机有如下部件:ALU,移位器,主存M,主存数据寄存器MDR,主存地址寄存器MAR,指令寄存器IR,通用寄存器R
0——R3,暂存器C和D。
请将各逻辑部件组成一个数据通路,并标明数据流向。
画出“ADDR1,(R2)”指令的指令周期流程图,指令功能是(R1)+((R2))→R1。
移位器
IR
PC
C
D
R0
R1
R2
R3
MDR
M
MAR
6、运算器结构如下图所示,R1,R2,R3是三个寄存器,A和B是两个三选一的多路开关,通路的选择由AS0,AS1和BS0,BS1端控制,例如BS0BS1=11时,选择R3,BS0BS1=01时,选择R1……,ALU是算术/逻辑单元。S1S2为它的两个操作控制端。其功能如下:
S1S2=00时,ALU输出=A
S1S2=01时,ALU输出=A+B
S1S2=10时,ALU输出=A–B
S1S2=11时,ALU输出=A⊕B
请设计控制运算器通路的水平微指令格式。