电子技术基础 数字部分（第六版）康华光-ch05-6.ppt

文档介绍：时序电路建模基础
锁存器和触发器的Verilog建模
用Verilog HDL描述锁存器和触发器
Verilog行为级描述用关键词initial或always,但initial是面向仿真,不能用于逻辑综合,本书不介绍。always是无限循环语句,其用法为:
时序电路建模基础
always@(事件控制表达式(或敏感事件表))
begin
块内局部变量的定义;
过程赋值语句;
end
敏感事件分为电平敏感事件和边沿触发事件:
边沿敏感事件(如触发器) :
always@(posedge CP or negedge CR)
CP的上升沿或CR的下降沿来到,后面的过程语句就会执行。
电平敏感事件(如锁存器):
always@(sel or a or b)
sel、a、b中任意一个电平发生变化,后面的过程赋值语句将执行一次。
过程赋值语句有阻塞型和非阻塞型:
非阻塞型用“<=”表示,语句块内部的语句并行执行。
begin
B<=A;
C<=B+1;
end
阻塞型用“=”表示,多条语句顺序执行。
begin
B=A;
C=B+1;
end
锁存器和触发器的Verilog建模实例
module D_latch (Q, D, E); //D锁存器的描述
output Q;
input D, E;
reg Q;
always @(E or D)
if (E) Q <= D; //Same as: if (E== 1)
endmodule
module DFF (Q, D, CP); //D触发器的描述
output Q;
input D, CP;
reg Q;
always @(posedge CP)
Q <= D;
endmodule