文档介绍：4 .What are several factors to improve propagation delay of standard cell?
哪些因素可以影响标准单元的延迟?
答 1) PVT P : Process V : Voltage T : Temperature
2)input transition, output load
3)Vth
input transition (输入转换时间)
output load (输出负载)
delay=f(Ttransition,Cout)
所以fanout越大的地方,延时会越大,因为要给更多的电容充电
3 How to fix x-talk violation?
如何解决线间干扰?
难度:4 (关于难度的定义,在第一题里面)
(应该至少有5大类解决办法,wire spacing, shielding, change layer之类的只算其中1类)
答暂时把上面几位的答案总结为以下3条
1)upsize driver, downsize driver
2)increase wire space, shielding, change layer,change wire width
3)insert butter in
能答出以上3条的,在工作中已经基本够用,但是还有两个不常用到的,是AMD的一个大牛告诉我的。
4)相连的输入端改成Hi-Vth的单元
5)改变信号的timing window。这个不易做到,但是也是解决方法
Why power stripes routed in the top metal layers?
为什么电源走线选用最上面的金属层?
难度:1
答 ,用来做power的话会占用一些有用的资源,
比如std cell 通常是m1 Pin 。
2. EM能力不一样,一般顶层是低层的2~3倍。更适合电源布线。
,如果上层没有被禁止routing的话,top layer 可以穿越,低层是不可能的,并且高层对下层的noise影响也小很多。
the synthesis, what type of wire load model are often used?
做RTL综合时,经常使用的wire load model有哪几种?
答就是你说的“S,和ECSM”,还有一个现在基本不用了的--LDM
回来讲wire load model,在综合时,除了用ZWLM,或者不同K值的wire load model以外,还有一个基于物理位置(距离)的wire load model,在Cadence的RC中叫PLE,Synopsys叫DC Ultra Topographical
7 How delays are characterized using WLM (Wire Load Model)?
使用一般的WLM (不是zero WLM,也不是按照物理位置算的DCT),DC是如何计算delay的?难度:2
答 DC在计算延时的时候,主要根据输出的tansition 和net的RC值来计算。
output