文档介绍：一种基于FPGA的视频采集系统设计
摘要:该文设计一种基于FPGA的视频采集系统。在本系统中FPGA作为系统的核心控制部件,控制图像传感器MB86S02进行视频采集,并通过SDRAM控制器将采集的视频信息存储在外部高速SDlLAM中以备后续使用。系统采用模块化的设计方法,将整个系统划分为视频采集单元和视频存储单元,并在此基础上进行各功能模块的设计以及各功能模块间数据接口的设计。
关键词:视频采集;FPGA
1概述
在数字图像处理中,图像的采集是第一步,它的好坏直接影响到图像处理的性能。视频信号中除了包含图像信号外,还包括了行同步信?、行消隐信号、场同步信号、场消隐信号以及槽脉冲信号、前均衡脉冲、后均衡脉冲等,因此对视频信号的A/D转换电路非常复杂。
本文采用富士通公司的MB86S02图像传感器作为视频采集器,在FPGA的控制下进行视频采集,并通过乒乓操作实现视频数据的存储,系统总体框图如图1所示。MB86S02片内集成了图像采集的所有前端处理,可以直接输出数字信号,大大简化了图像应用系统的设汁。
2视频采集模块设计
本系统的视频采集模块由MB86S02图像传感器和FPGA芯片组成,MB86S02在FPGA的控制下进行视频信号的采集。首先需要对MB86S02的寄存器进行配置,本系统中MB86S02寄存器采用默认值。MB86S02的硬件接口如图2所示。
如图2所示,FPGA通过控制信号和视频信号连接MB86S02图像传感器和外部高速SDRAM。FPGA控制MB86S02图像传感器进行视频采集,并通过SDRAM控制器将采集的视频信息存储到外部高速SDRAM中,以备后续使用。
图像采集模块接口信号设计如图3所示,在图3模块接口中,由MB86S02芯片输出引脚提供的信号如下:
1、数据线(D0…7):按次序输出格式为YUV422的图像数据,宽度为8bits;
2、数据同步时钟(PCLK):每个时钟周期,当高电平时,就输出一个8位图像数据;
3、有效帧信号(AVF):在节能模式下使用,“1”代表帧有效,“0”代表帧无效,在普通模式下总为“1”;
4、行同步信号(AVH):“1”代表行数据有效;
5、帧同步信号(AVF):“1”代表帧数据有效。
接口的其他信号还包括:
1、LK):平台主时钟;
2、s):“0”开始采集,“1”停止采集;
3、数据输出(CDAO):输出有效图像数据,宽度为8bhs;
4、数据同步信号(CPS):下降沿输出有效数据。
3视频缓存模块设计
针对视频图像数据量大的特点,系统需要对采集到的视频图像信息进行缓冲处理,缓冲电路常采用以下几种实现方式:
1)双口RAM结构。双口RAM具有两套完全独立的数据地址线,可同时对该存储器进行随机访问;
2)FIFO结构。FIFO即先入先出队列,可以进行双端操作,数据先进先出,不能进行随机性访问;
3)乒乓缓存结构。,输人数据流通过输人数据选择单元等时地将数据流分配到两个数据缓冲区。在第一个缓冲周期,将输入的数据流缓存到数据缓冲模块1上。在第二个缓冲周期,通过输入数据选择单元的切换,将输入的数据流缓存到数据缓冲模块2上。同时,将数据缓存模块1缓存的第一