文档介绍：课程设计报告

设计题目:用VHDL语言实现数字钟的设计
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摘要
本设计是基于VHDL语言的数字钟,硬件平台是Xilinx的Virtex2系列FPGA开发板。该数字钟具备预置年月日时分秒的功能,通过按键还可以改变数字钟显示的内容和进入不同的设置状态,并通过加减按键调整系统时间。
在整个VHDl数字电路系统中,采用层次化设计方法,自顶向下进行设计。设计中根据系统的功能要求合理划分出层次,进行分级设计和仿真验证,将较为复杂的数字系统逻辑简化为基本的模型从而降低实现的难度。
工程中底层实体实现了年月日、时分秒的双向计数器功能,另外还单独设计了系统的时钟模块,用来生成周期为125Hz的按键扫描时钟和周期为1Hz单位脉冲时钟。为了消除按键的抖动,为此设计了按键消抖模块,采用了状态机来对按键进行消抖。为了实现根据年份和月份对当前月的天数的判断逻辑,采用了函数对该逻辑进行分析,给出正确的判断结果。为了提高利用率,在工程中建立了一个包集文件,对底层实体进行了统一封装,方便顶层的调用。底层的所有实体系统的顶层主要完成了底层的元件例化,主控状态机对系统的状态转换进行控制,按键响应和时钟重新分配电路则完成了整个系统的控制逻辑。
关键词:层次化设计,元件例化,函数,状态机
目录
摘要 2
一、课程设计目的 4
二、课程设计内容及其要求 4
三、VHDL程序设计 5
5
6
7
1、六进制可逆计数器 7
2、十进制可逆计数器, 9
3、十二进制可逆计数器, 11
4、二十四进制可逆计数器 13
5、天数计数器 16
6、判断闰年和月份 18
7、时钟分频模块 22
8、按键消抖模块 24
9、程序包 27
10、顶层实体(主控状态机) 29
四、编程下载 38
五、课程设计总结 38
六、参考文献 38
一、课程设计目的
诞生于1983年的VHDL语言,在1987年被美国国防部和IEEE指定为标准硬件描述语言。自从IEEE发布的VHDL的第一个标准版本IEEE 1076之后,后来又迅速发展了IEEE 1164一直到IEEE VHDL 1993和最新的VHDL 2008等标准版本,世界上各大EDA厂商都先后推出了基于VHDL的EDA工具。VHDL在电子设计行业得到了广泛的认同和欢迎,在电子工程领域,已经成为了通用的硬件描述语言。VHDL硬件描述语言的主要特点是:功能强大、设计灵活;支持广泛、已于修改;具备强大的系统硬件描述能力;独立于器件的设计、与工艺无关;移植能力强,易于共享和复用。
本课程设计是利用VHDL语言设计一个具备一定功能的数字钟,目的是为了充分利用VHDL语言的优点,综合使用各种方法实现要求的功能。在设计的过程中采用较为科学的结构化设计方法,将数字钟作为实际的一个小系统,用层次化设计方案解决这个简单系统的设计问题。程序代码在仿真调试通过之后,再将程序下载到目标板上实际运行。课程设计的目的是为了掌握可编程逻辑器件和EDA工具进行电子系统的设计方法。
二、课程设计内容及其要求
用VHDL语言实现数字钟的设计,要求设计实现一个具有带预置数的数字钟,具有显示年月日时分秒的功能。用6个数码管显示时分秒,set按钮产生第一个脉冲时,显示切换年月日,第2个脉冲到来时可预置年份,第3个脉冲到来时可预置月份,依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒,第 8个脉冲到来后预置结束,正常工作,显示的是时分秒。Up为高电平时,upclk有脉冲到达时,.
按照VHDL程序设计输入,逻辑综合,功能仿真,设计实现,时序仿真,器件编程下载,硬件平台测试等步骤完成整个实验内容。
(1)VHDL程序设计、输入——在ise平台上用VHDL描述系统的功能
(2)逻辑综合——将源程序编译后,为设计系统选择一个电路实现方案,按照这个方案进行逻辑综合和优化,生成1个电路网表文件
(3)功能仿真——检查自己的设计是否达到和完成要求的逻辑功能
(4)设计实现——布局、布线及配置,最后生成可以写到芯片中的目标文件
(5)时序仿真——是适配到选定的芯片后进行的仿真,它模拟芯片的实际动作,仿真时间模型严格将门级延时计算在内,可以分析出竞争与冒险,时序仿真验证过的电路与实际电路基本上已致。
(6)器件编程——对器件编程下载
(7)测试结果
三、VHDL程序设计

本设计采用了层次化设计方法,系统的层次结构如下图所示:
使用层次化设计思路,合理划分层次提炼出模型,再将各个部分组合在一起能够有效的设计方案。主要层次机构如下图所示: