文档介绍：硬件描述语言VHDL及其应用
哈工大微电子中心
王进祥
电话:6415979-806
11/12/2017
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一、目的
了解目前电子设计系统方法及流程
了解/掌握综合与验证工具
能用VHDL设计复杂功能电路
二、内容
高层次设计概述
如何写优化的VHDL代码
examples
SoC设计方法学
设计工具使用
三、如何学习本课程
带着实际课题学习,多提问题,一起分析、讨论
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一、高层次设计概述
EDA工具发展
设计方法
深亚微米设计问题
测试综合(可测性设计)
Top-down设计流程
硬件描述语言
综合
VHDL设计小结
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年代
名称
硬件
特征
70’s
CAD
16位小型机
图型编辑,设计规则检查
80’s
CAE
32位工作站
LVS工具
90’s
EDA
32位工作站
逻辑/行为综合工具
Now
SoC ?
32位工作站
物理综合工具,IP复用技术
EDA工具发展
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EDA工具发展(Cont.)
CAD: 逻辑图输入、逻辑模拟、电路模拟、版图设计和版图验证分别进行,需要对两者结果进行多次比较、修改。设计规模较小
CAE: 集逻辑图输入、逻辑模拟、测试码生成、电路模拟、版图设计、版图验证等工具一体,构成一个较完整的IC设计系统
EDA: HDL取代逻辑输入,逻辑网表由综合工具自动产生,可管理性增强,易于维护和数据交换
SoC: 采用深亚微米工艺生产技术,基于平台设计和IP复用技术,时序收敛性为首要目标
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自顶向下设计方法(Top-down) :系统行为设计结构设计逻辑设计电路设计版图设计
设计方法
自底向上设计方法(Bottom-up): 系统功能划分单元设计功能模块设计子系统设计系统总成
基于平台设计方法(Platform-based): SoC设计普遍采用的方法,SoC平台和IP—Intellectual Property
其它设计: 嵌入式设计方法,层次式设计方法等
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深亚微米设计问题
连线延时
时序模型
器件模型
信号完整性
电磁干扰
功耗
设计工具
综合优化工具
布图规划工具
SDF
PDEF
SDF—标准数据格式
PDEF—物理设计交换格式
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测试综合
目的:
集成电路的测试简单化
嵌入可测试结构,加速可测性设计
产品制造前就可评价设计的可测性
消除冗余逻辑
诊断不可测的逻辑结构
内容:
测试嵌入、设计规则检查、测试码生成、故障模拟/诊断和输出测试图样
测试综合包括了使测试成功的每一步骤:如加入带测试因素的电路,对逻辑综合增加约束条件以满足测试要求及对高级语言描述的可测结构的综合等都可归结为测试综合
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测试综合(Cont.)
方法:
Full Scan
Partial Scan
BIST
Boundary Scan
标准/规范:
IEEE 1149
IEEE P1500
VSIA Related Spec.
SoC可测试设计:
IP可测试设计
Glue Logic可测试设计
测试存取结构
分类:
1—Pass
2—Pass
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Top-down设计流程
TIMING
LVS/DRC
EXTRACTION
Route
Signoff --
Gates & Placement
Synthesis & Place
Design Planning
COT
SIGNOFF
PLANNING
SYNTHESIS
FLOORPLAN, P&R
EXTRACTION
LVS/DRC
TIMING
LTL
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