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宋奇伟;陆安江;张正平
【摘 要】设计了一种用于高速 ADC 中的高速高增益的全差分 CMOS 运算放大器。主运放承受带开关电容共模反响的折叠式共源共栅构造,利用增益提高和三支路电
流基准技术实现一个可用于 12~14 bit 精度,100 MS/s 采样频率的高速流水线
〔Pipelined〕ADC 的运放。设计基于 SMIC CMOS 工艺,在 Cadence 环境下对电路进展 Spectre 仿真。仿真结果说明,在 V 单电源电压下驱动 2 pF 负载时,运放的直流增益可到达 124 dB,单位增益带宽 720 MHz,转换速率高达 885 V/μs,到达 %的稳定精度的建立时间只需 4 ns,共模抑制比 153 dB。%A fully differential opamp used in a high speed ADC was main amplifier is a folded cascode amplifier with SC opamp can be used in a 12 bit、100MS/s high speed Pipelined ADC with gain boosting and the triple-branch current reference operational amplifier is implemented in a standard μm CMOS process,simulated with Spectre under V power supply and 2 pF load capacitance has a DC gain of 124 dB,a unity gain bandwidth of 720 MHz,Slew Rate of 885 V/μs,4 ns settling time and 153dB CMRR.
【期刊名称】《电子设计工程》
【年(卷),期】2025(020)010
【总页数】4 页(P1-4)
【关键词】运算放大器;折叠式共源共栅;高速度;增益提高;三支路电流基准
【作 者】宋奇伟;陆安江;张正平
【作者单位】贵州大学贵州省微纳电子与软件技术重点试验室,贵州贵阳 550025; 贵州大学贵州省微纳电子与软件技术重点试验室,贵州贵阳 550025;贵州大学贵州省微纳电子与软件技术重点试验室,贵州贵阳 550025
【正文语种】中 文
【中图分类】
随着当今集成电路技术遵从摩尔定律的快速进展，在深亚微米级甚至纳米级工艺下电源电压及 MOS 管特征尺寸不断降低，器件的诸多性能已到达瓶颈。因此，各种高性能模拟或混合集成电路如∑－Δ 调制器、开关电容滤波器和流水线 A/D 转换器中的高性能运算放大器[1]的争论已成为当今的热点。速度和精度是模拟集成电
路中均很重要的性能指标，前者需要器件有大的带宽，短沟道以及单极点系统设计； 后者则需要在小偏置电流、长沟道、多级放大器设计的同时实现高增益[2]。因此
两者的实现必定会产生设计上的冲突，而这种冲突也鼓励着电路设计师去依据应用的需要的同时折中考虑并且创电路构造来满足系统的要求。
电路的选择
主运放的选择
高速运算放大器作为 Pipelined ADC 中的一个重要模块，它的特性直接打算了电路系统的整体性能，对于作为 ADC 前置放大器的设计，运放要有大的单位增益带宽和高的开环增益；同时，要兼顾功耗以及输出摆幅、共模抑制比〔CMRR〕等参数的考虑。共源共栅构造能够对速度和精度有很好的折中，已广泛应用于运算放大器、基准源和滤波器等模拟器件中。它总的划分有两种构造：套筒式共源共栅构造
〔telescopic-cascode〕和折叠式共源共栅构造〔fold-cascode〕。
套筒式共源共栅运放只有两条支路组成，功耗较小，且由于次主节点四周的寄生电容较小，所以带宽更大，速度更快。但该电路由于是由多级管层叠而成，共模输入范围和输出摆幅过小，假设不接二级电路很难在低压下正常工作；折叠式共源共栅运放的次主极点四周的寄生电容较大，频率特性相对于套筒式共源共栅构造较差但差距不大。由于构造呈折叠状而省去了层叠的多层管，其共模输入范围及输出摆幅均远大于套筒式共源共栅的对应值，但其构造为 4 条回路，故其功耗略大。
依据实际需要从应用角度考虑，作为 ADC 前置放大器，所设计的运放要求要在能保证精度根底上有尽可能快的速度。上述分析说明，两种根本的共源共栅构造所构成的运放均有较高的速度，但是相对而言折叠式共源共栅比套筒式共源共栅有更大
的共模输入范围和输出摆幅，且其输入输出可以短接而且输入共模电平更简洁选取， 因此折叠是共源共栅运放更符合要求[3]。
增益提高〔gain boosting〕技术
在深亚微米及纳米级工艺水平下 MOS 管最小沟道长度越来越小，器件的带宽越来越大从而速度越来越快，但增益却越来越低，单级共源共栅运放的增益也降至约
40 dB 左右，这样的构造很难满足对精度的根本要求。故本设计增加了增益提高级。其根本原理如图 1 所示：将 M1 看成一个反响电阻，与 M2 构成一个从电流到电
压的负反响环路，通过减小由输出到输入管漏极的反响，使得 M1 的漏电压随输出电压的变化很小，流过 M1 的电流更加稳定，因而产生了更高的输出阻抗。设关心运放 Aadd 放大倍数为 A，则输出阻抗为：
其中，r o1、r o2 分别是 M1、M2 管得小信号等效电阻，g m2 是 M2 的跨导[4]。可见利用增益增加技术可以是输出电阻提高 A 倍，从而也使得电路的直流增益增
大了 A 倍：
图 1 带增益提高放大器的电路 Circuit of opamp with gain booting
但增益增加技术在提高增益的同时也带来一个明显的缺点：在图 1 电路中得输出端和 M1 的漏端分别形成运放的主极点和次主极点。因此常常会在关心运放的单位增益带宽四周产生零极点对，尽管不会影响运放的频率响应，但它却使运放的建立特性变差。通常的处理方法是提高零极点对的发生频率，即提高关心运放的单位增益带宽[4]，但假设将关心运放的单位增益带宽频率提高到主运放的其次极点四周时，整个运放将不稳定。因此，通过分析得出访关心运放 A add 的单位增益带宽要介于运放闭环－3 dB 带宽和主运放的非主极点值之间[5]，并在关心运放输出端
和地之间增加补偿电容 C0 和 C1 进展微调即可，其大小约为负载电容的 1/2～1/3。图 2 是各级运放的增益带宽关系示意图。Aorig 为未加增益关心运放的增益曲线， Aadd 为关心运放增益曲线，Atot 为添加关心运放后主运放的增益曲线。假设要使
系统稳定，则需：
图 2 各级运放增益示意图 Gain bode plots of all level stage
全差分折叠式共源共栅放大器
文中设计的主运放如图 3 所示，承受带增益增加关心电路的全差分折叠式共源共栅运算放大器。主运放承受以 PMOS 管为输入管的全差分折叠式共源共栅构造。假设输入管承受 NMOS 对管，由于电子比空穴迁移率大，虽然能得到更大的增益， 但同时其折叠点会产生更大的寄生电容，直接影响了运算放大器的速度。由于本设计对速度的要求是第一位的，所以承受 PMOS 管作为输入管来提高主运放的次极点频率并且能降低运放的噪声。同时，接近输出端的 MOS 管要经过合理的调试， 既要满足支路电流的要求，又不能引入过大的寄生电容而影响到系统的频率特性。增益提高关心运放也承受了两个全差分折叠式共源共栅构造，既可以削减电路的面
积和功耗，又削减电路内部节点的电容。在关心运放 An 的输出端添加两个补偿电
容 C0 和 C1，用以消退在主运放单位增益带宽四周产生的零极点对。其中，由于Ap 必需工作在较高的共模电压下，应选择 NMOS 管作为运放的差分输入管，相反，An 是以 PMOS 作为差分输入管。以 Ap 为例，如图 4 所示，NMOS 输入管接 M9、M10 的漏极，经过放大后输出到 M7 和 M8 的栅极，Ap 只需供给 M7， M8 饱和工作所需的共模电平，因而不需要大的摆幅。同时由于 M7 和 M8 的栅极电容构成了 Ap 的容性负载，所以 2 个管子不能太大。关心运放如图 3 所示。An 的拓扑构造和 Ap 类似，但承受 PMOS 管作为输入对管[6]。
由于关心运放主要为主运放供给增益上的改善，不需要太快的速度和建立时间，因此它的尾电流一般为主运放电流的 1/10～1/4，大大降低了整个电路的功耗和面积。且由于增加了增益提高关心运放，即使承受最小尺寸也很简洁实现 100 dB 以上的增益，因此主运放中各 MOS 管均承受最小尺寸，这也可以有效地提升非主极点的位置，而关心运放则不需要使用最小尺寸。
共模反响
由于承受全差分构造，放大器的输出共模特性对器件的不匹配格外敏感，由于放大器的输出阻抗较高，很小的电流偏差也会使作为电流源的 MOS 管进入线性区而不能正常工作，且此状况不能通过差动反响进展遏制，所以必需在输出端增加共模反响电路〔CMFB〕来改善输出特性。
图 3 主运放电路图 Circuit of main circuit
图 4 关心运放 Ap 电路图 Circuit of auxiliary opamp Ap
由于本设计的运放要应用于 Pipelined ADC 中，故主运放承受开关电容〔SC〕共模反响，如图 5 所示。开关电容共模反响电路工作在两相不交叠时钟下，当 phi2 为高电寻常，C2 充电到 Vref—Vbias。而当 phi1 为高电寻常，C1 与 C2 相连， C2 进展放电，从而打算 C1 上的电压值。共模反响电路产生的调整信号 CMFB 则
由 C1 通过反响回路产生。使用开关电容共模反响电路既可以节约功耗，又使取样
电路不会限制主运放的输出摆幅。
图 5 开关电容共模反响电路图 Circuit of switched-capacitor〔SC〕 CMFB 但是，开关电容共模反响电路并不适合两个增益提高关心运放。由于两个辅运放负载电容较小，假设承受开关电容共模反响，电容会更小，导致电路精度下降。且辅运放不需要大的输出摆幅，故文中对辅运放承受传统的连续时间共模反响。
三支路基准电流源
为提高 CMOS 集成电路中电流基准的精度和稳定性，一个具有高 PSRR 的基准电流源是必需的。由于传统的电流基准以及共源共栅电流基准的节点电压正反响限制了电流基准的性能，三支路基准电流源如图 6 所示。
图 6 三支路电流基准源电路图 Circuit of triple-branch current reference 此构造由于节点电压成负反响，拥有更高的 PSRR。该基准电流源的输出电流为：
可以看出：其输出电流与系统的电源电压无关而只与调整电阻 R s 有关，通过调整适宜的 R s 的阻值，即可得到准确的基准电流。故本文承受三支路电路基准源的设计，而偏置电路承受低压宽摆幅共源共栅构造。
2 仿真结果
承受 SMIC CMOS 工艺模型，在 Cadence 环境下对电路进展 仿真， 单电源供电，模拟结果显示：运放的直流增益为 124 dB，单位增益带宽为 720 MHz，相位裕度 64°CMRR 高达 153 dB。
图 7 运放的幅频相频曲线 Amplitude-frequency and phase-frequency curves of the opamp
图 8 运放 CMRR 曲线 CMRR curves of the opamp
运放的瞬态建立特性如图 9 所示，于输入端 2μs 处加 V 的阶跃响应，由输出
波形测得转换速率 885 V/μs；到达 %的稳定精度的建立时间为 4 ns。
图 9 运放的输出建立时间曲线 Settling time curves of the opamp
图 10 是运算放大器的幅员，通过了 DRC 与 LVS 验证，结果显示性能良好。3 结 论
图 10 运放的幅员 Layout of the opamp
文中提出了一种可用于高速 Pipelined ADC 中的前置放大器，结合开关电容共模反响与三支路共源共栅基准电流源等技术，具体分析了增益提高技术的设计原理、弊端及改进方法，实现了一个全差分带增益提升级的折叠式 CMOS 运算放大器。仿真结果说明：该运放的直流增益到达 124 dB，单位增益带宽 720 MHz，到达
%精度建立时间为 4 ns，转换速率高达 885 V/μs。性能良好，满足系统设计要求。
【相关文献】
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