阵列除法器的设计.doc

文档介绍：Xxxxxxxxx
课程设计报告
课程设计名称:计算机组成原理课程设计
课程设计题目:阵列除法器的设计
院(系):xxxxxxxxx
专业:xxxxxxxxx
班级:xxxxxxxxx
学号:xxxxxxxxxxx
姓名:xxxxxxxxxxxxx
指导教师:xxxxxxxxxxxx
完成日期:xxxxxxxxxxxxxxx
目录
第1章总体设计方案 1
设计原理 1
设计思路 3
设计环境 4
第2章详细设计方案 7
顶层方案图的设计与实现 7
7
8
、综合、适配 9
功能模块的设计与实现 9
仿真调试 11
第3章编程下载与硬件测试 14
编程下载 14
硬件测试及结果分析 14
参考文献 16
附录(电路原理图) 17
第1章总体设计方案
设计原理
阵列除法器是一种并行运算部件,采用大规模集成电路制造,与早期的串行除法器相比,阵列除法器不仅所需的控制线路少,而且能提供令人满意的高速运算速度。阵列除法器有多种形式,如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。
原理是利用一个可控加法/减法CAS单元所组成的流水阵列来实现的它有四个输出端和四个输入端。当输入线P=0时,CAS作加法运算;当P=1时,CAS作减法运算。。

CAS单元的输入与输出的关系可用如下一组逻辑方程来表示:
Si=Ai⊕(Bi⊕P)⊕C
Ci+1=(Ai+Ci)·(Bi⊕P)+AiCi
当P=0时,就是一个全加器,如下式:
Si=Ai⊕Bi⊕Ci
Ci+1=AiBi+BiCi+AiCi
当P=1时,则得求差公式:
Si=Ai⊕Bi⊕Ci
Ci+1=AiBi+BiCi+AiCi
其中Bi=Bi⊕1。
在减法情况下,输入Ci称为借位输入,而Ci+1称为借位输出。
不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中,每一行所执行的操作究竟是加法还是减法,取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时,部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”,除数首先沿对角线右移,然后加到下一行的部分余数上。当部分余数不改变它的符号时,即产生商位“1”,下一行的操作应该是减法。
本实验就采用加减交替的方法设计这个阵列除法器。,图中每一个方框是一个可控加法/减法(CAS)单元。被除数为X= X0 X1 X2 X3 X4;除数为Y= Y0 Y1 Y2 Y3 Y4。其中X0和Y0是被除数和除数的符号位,在本次设计中X0和Y0 为零,商的符号位恒为零, Q2 Q3Q4, R5R6R7 R8。被除数X是由顶部一行和最右边的对角线上的垂直输入线来提供的,除数Y是沿对角线方向进入这个阵列。至于作加法还是减法,由控制信号P决定,即当输入线P=0时,CAS作加法运算;当P=1时,CAS作减法运算。
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阵列除法器原理框图
设计思路
是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。推广到一般情况,一个(n+1)位除(n+1)位的加减交替除法阵列由(n+1)2个CAS单元组成,其中两个操作数(被除数与除数)都是正的。
可控加法/减法(RO),其中被除数为X = 0. X1 X2 X3 X4,除数为Y= 0. Y1 Y2 Y3Y4,商数为Q = 0. Q1 Q2 Q3Q4,它的余数为R = 0. 000 R4 R5 R6R7R8,字长为n + 1 = 5。
单元之间的互联是用n=4的阵列来表示的。
被除数X是一个4位的小数:X = 0. X1 X2 X3 X4
它是由顶部一行和最右边的对角线上的垂直输入线来提供的。
除数Y是一个4位的小数:Y= 0. Y1 Y2 Y3 Y4
它沿对角线方向进入这个阵列。因为,在除法中所需要的部分余数的左移,可以用下列等效的操作来代替:即让余数保持固定,而将除数沿对角线右移。
商 Q是一个4位的小数:Q = 0. Q1 Q2 Q3 Q4
它在阵列的左边产生。
余数 R是一个8位的小数:R = 0. 000 R4 R5 R6R7R8
它在阵列的最下一行产生。
最上面一行所执行的初始操作经常是减法。因此最上面一行的控制线P置成“1”。减法是用2的补码运算来实现的,这时右端各CAS单元上的反馈