文档介绍：课程设计报告
课程设计名称:计算机组成原理课程设计
课程设计题目:定点原码一位乘法器的设计
院(系):计算机学院
专业:
班级:4401102
学号:208
姓名:
指导教师:
完成日期:
目录
第1章总体设计方案 1
设计原理 1
设计环境 2
第2章详细设计方案 3
顶层方案图的设计与实现 3
3
4
第二层模块的设计与实现 5
功能模块的设计与实现 5
5
乘数移位模块的设计与实现 7
9
控制模块的设计与实现 11
其他模块的设计与实现 13
仿真调试 13
第3章编程下载与硬件测试 16
编程下载 16
硬件测试及结果分析 16
参考文献 17
附录(电路原理图) 18
第1章总体设计方案
设计原理
原码一位乘,两个原码数相乘,其乘积的符号为相乘两数符号的异或值,数值则为两数绝对值之积。
例:X=,Y=,计算乘积X*Y。
*
0000
1100
1100
1100
在计算时,逐次按乘数每1位上的值是1还是0,决定相加数取被乘数的值还是取零值,而且相加数逐次向左偏移1位,最后一起求积。
由于在计算机内多个数据一般不能同时相加,一次加法操作只能求出两数之和,因此每求得一个相加数,就与上次部分积相加每次计算时,相加数逐次向左偏移一位,由于最后的乘积位数是乘数(被乘数)的两倍,因此加法器也需增到两倍。部分积右移时,乘数寄存器同时右移一位,所以用乘数寄存器的最低位来控制相加数取被乘数或零,同时乘数寄存器接收部分积右移出来的一位,完成运算后,部分积寄存器保存乘积的高位部分,乘数寄存器中保存乘积的低位部分。
根据人工算法可以知道,原码一位乘法的整体设计应包括乘数寄存器,被乘数寄存器,移位电路,控制器,部分积五大模块,包含一个输入、输出、控制器模块,并作为顶层设计,以上五大模块作为底层设计,采用硬件器件设计实现。
因此,:
原码一位乘的逻辑电路框图
,其中B为被乘数寄存器,用来存放被乘数,C为乘数寄存器,用来存放乘数并且移位,A为部分积寄存器,存放每次相加并移位后的数据,ALU加法器实现加法操作,移位电路用来对相加后的数据作移位处理,计数器控制移位次数和输出结果。
设计环境
·硬件环境:伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机;
·EDA环境:Foundation 。该设计由设计入口工具,设计实现工具,,有限状态编辑器,硬件描述语言编辑器等。
第2章详细设计方案
顶层方案图的设计与实现
顶层方案图实现原码一位乘的逻辑功能,采用原理图设计输入方式完成,电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后,把输入/输出信号安排到XCV200指定的引脚上去,实现芯片的引脚锁定。
顶层图形文件由一个运算器模块组成,乘数X[7:0],被乘数Y[7:0],符号位XA,YA,脉冲CLK,清零端CLR,打入端LOAD,结果OUT[16:0],顶层图设计如下:
原码一位乘顶层图形文件结构
(1)器件的选择
由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板,故采用的目标芯片为Xlinx XCV200可编程逻辑芯片。另外,在这次的设计中还有的涉及Verilog语言编程。
(2)引脚锁定
把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去,实现芯片的引脚锁定,各信号及Xlinx 。
信号和芯片引脚对应关系
图形文件中的输入/输出信号
XCV200芯片引脚
X[0]
P47
X[1]
P48
X[2]
P49
X[3]
P50
X[4]
P53
X[5]
P54
X[6]
P55
X[7]
P56
Y[0]
P41
Y[1]
P40
Y[2]
P39
Y[3]
P38
Y[4]
P36
Y[5]
P35
Y[6]
P34
Y[7]
P33
CLK
P98
CLRR
P94