文档介绍：一、填空题(10分,每小题1分)
用EDA技术进行电子系统设计的目标是最终完成 ASIC 的设计与实现。
可编程器件分为 FPGA 和 CPLD 。
, 自顶向下的设计方法更多的被应用于Verilog HDL设计当中。
Altera 和 Xilinx 公司。
,不完整的条件语句将产生时序
电路。
= ,非阻塞性赋值符号为<= 。
二、选择题(10分,每小题2分)
大规模可编程器件主要有 FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是 C 。
;
;
,在每次上电后必须进行一次配置;
,MAX7000系列属FPGA结构。
基于EDA软件的FPGA / CPLD设计流程为:原理图/HDL文本输入→综合→___ __→→适配→编程下载→硬件测试。正确的是 B 。
①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚
A.③① B.①⑤ C.④⑤ D.④②
子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);指出下列哪些方法是面积优化 B 。
①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法
A.①③⑤ B.②③④ C.②⑤⑥ D.①④⑥
下列标识符中,____A______是不合法的标识符。
C. Not_Ack_0 D. signall
下列语句中,不属于并行语句的是:___D____

三、EDA名词解释(10分)
写出下列缩写的中文含义:
ASIC: RTL:
FPGA: SOPC:
CPLD: LPM:
EDA: IEEE:
IP: ISP:               
四、简答题(10分)
简要说明仿真时阻塞赋值与非阻塞赋值的区别(本题4分)。
简述有限状态机FSM分为哪两类?有何区别?有限状态机的状态编码风格主要有哪三种?FSM的三段式描述风格中,三段分别描述什么?(本题6分)
五、程序注解(20分,每空1分)
module AAA ( a ,b );
output a ;
input [6:0] b ;
reg[2:0] sum;
integer i;
reg a ;
always @ (b)
begin
sum = 0;
for(i = 0;i<=6;i = i+1)
if(b[i])
sum = sum+1;
if(sum[2]) a = 1;
else a = 0;
end
endmodule
本程序的逻辑功能是: 。
四、VerilogHDL语言编程题(1、2小题10分,3小题20分)
要求:写清分析设计步骤和注释。
试用Verilog HDL描述一个带进位输入、输出的8位全加器。
端口:A、