文档介绍：华中科技大学文华学院
毕业设计(论文)
题目:高速异步FIFO的设计与仿真
学生姓名: 孙光源学号: 080110011111
学部(系): 信息学部电子科学与技术系
专业年级: 电子科学与技术2008级
指导教师: 雷鑑铭职称或学位: 副教授
2012 年5 月13日
目录
摘要 4
ABSTRACT 5
第一章绪论 6
FIFO的研究背景与意义 6
7
7
第二章主要问题分析以及解决方案 8
如何避免亚稳态产生 9
同步器 9
格雷码计数器 9
11
小结 11
第三章 EDA开发环境介绍 12
硬件描述语言 12
Modelsim + Synplify + DC开发环境 13
Modelsim 13
逻辑综合和综合工具Synplify 14
plier简介 15
设计方法 16
本章小节 17
第四章高速异步FIFO的设计 18
写指针控制模块 18
重要部分代码: 18
结构图: 19
仿真结果 19
读指针控制模块 19
其中重要部分代码: 19
结构图 20
仿真结果 20
双端口SRAM模块 21
21
仿真图 22
空满信号生成电路 22
重要部分代码 23
24
24
结束语 25
第五章系统的仿真和测试 26
FIFO的顶层模块仿真波形 26
FPGA综合分析 27
DC综合结果分析 28
结束语 31
致谢 32
参考文献 33
附录 34
摘要
在现代的集成电路芯片中,随着设计规模的逐步扩大,一个系统中往往含有数个时钟。多时钟域带来的一个问题就是,如何设计异步时钟之间的接口电路。异步FIFO(First In First Out)是解决这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。新一代FIFO芯片容量越来越大,体积越来越小,价格越来越便宜。作为一种新型大规模集成电路,FIFO芯片以其灵活、方便、高效的特性,逐渐在高速数据采集、高速数据处理、高速数据传输以及多机处理系统中得到越来越广泛的应用。
异步FIFO是一种先进先出的电路,使用在需要数据接口的地方,用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中,由于时钟之间周期和相位完全独立,因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本文介绍解决这一问题的一种方法。
整个系统的的主要难点是:一是如何同步异步信号,使触发器不产生亚稳态;二是如何正确地设计空、满等信号的控制电路。设计方案围绕这两个难点展开,阐述了异步FIFO的主要组成电路(读控制电路,写控制电路,双端口SRAM电路和空满信号产生电路)。
文章介绍说明了异步FIFO电路的背景,设计思路,实现方法等。对传统FIFO电路进行了一些优化,最终确立出了一种通用异步FIFO电路。本论文所设计的FIFO采用Verilog VHDL语言进行描述, 并在Modelsim环境下进行了仿真,结果表明了该设计的正确性和可靠性,然后通过synplify pro软件综合出门级网表,最后进行了DC综合,完成了设计的性能报告。设计中主要运用了同步电路和格雷码转换避免亚稳态产生,并且采用精确的空满判断。通过对设计进行简单的修改,即可用于各种不同的系统的设计,经过充分测试和优化,该异步FIFO运行稳定,可以很好的应用于异步信号之间的数据传输中。
关键词:异步时钟域,FIFO,格雷码,空满信号
Abstract
In the modern IC chip, with the design scale enlarged, one system often contains a number of clock domains. Multi-clock domains brought one problem, which is how to design the interface circuit between the asynchronous clock domains. Asynchronous FIFO (First In First Out) is a simple, fast solu