2014年下期数字逻辑实验综设性实验报告.doc

文档介绍：:..HunanUniversityOfScienceandEngineering数字逻辑综设性实验报告学号 201308001224 专业计算机科学与技术 班级1302实验课程名称数字逻辑实验 指导教师及职称李文(讲师) 开课学期2014至2015学年下学期上课时间2015年上期 湖南科技学院教务处编印设计课题名称:篮球24秒违例显示报警电路设计实验时间:2015-6小组合作: 否小组成员:邓祥龙1、 设计目的:(1)学会555定时器构成多谐振荡器的方法。(2)熟悉集成二进制计数器74LSI92的逻辑功能、工作原理及使用方法;掌握计数器74LSI92的功能扩展及实际应用。(3)巩固集成JK触发器的逻辑功能;学会JK触发器构成分频器。(4)巩固集成显示译码器的逻辑功能与应用。(5)学会数码显示器件的显示原理及与显示译码器的丸连。(6)学会蜂鸣报聱电路设计及电路连接。(6)学会设计综合型电路,提高综合分析和设计能力。2、 设备及材料:555定时计数器、74LS112或74LS74、74LS192、74LS48、数码管2只、蜂鸣器、导线若干3、 方案设计:本实验电路分别由多谐振荡器、分频器、计数器、译码器和数字显示报警显示五部分组成,电路原理框图如图1-1所示,图1-1振荡、分频、计数、译码和显示原理框图1、 多谐振荡器由555定时器构成,其波形主要参数估算公式如下:正脉冲宽度:tpb=(R,+R2)C负脉冲宽度:tpL=:tph+tpL=(Ri+2R?重复频率:fo=1/T=/(Rj+2R2)C占空比:q=(Ri+R2)/(R1+2Ro)2、 分频器图中74LS112为2JK触发器组成分频电路,其输出频率为:f=f0/,PRE为置位端,低电平有效,正常工作时应接髙电平。•记录脉冲的个数,采用74LS192组成。其中:CLK力CP脉冲输入端CLR力清零端。只耍CLR=O各触发器均被清零,计数器输出为0000。不清零时应使CLR=1。LOAD为预置数控制端,只要在LOAD=0的前提下,加入CP脉冲上升沿,计数器被计数,即计数器输出QA,QB,QC,QD等于数据输入端A,,D输入的二进制数。这就可以使计数器从预置数开始做加法计数。不预置时应使LOAD=1。ENP,ENT为功能控制端,当ENP=ENT=1(CLR==1)时,计数器处于计数状态。当计数器到1111状态时,进位输出RCO=1。再输入一个计数脉冲,计数器输出由1111返回0000状态,RCO由1变成0,作力进位输出信号。当ENP=0,ENT=1(CLR=1,LOAD=1)时,计数器处丁保持工作状态。ENP=1,ENT=0(CLR=1,LOAD=1)时,计数器输出状态保持不变,可进位输出RCO=,BCD7DEC(74LS48)是把四位二进制码经内部组合电路“翻译”成7段码输出,然后直接驱动LED,显示0—9等10个数字。BCD7DEC(74LS48R)的引脚如下图所示。、报警显示器显沁部分是译码器的输出以数字的形式直观的显沁出来。实验采用共