文档介绍：实验四组合逻辑电路实验分析一、;;、全加器的逻辑功能。二、;、全加器的工作原理;(险象)的种类、产生原因,如何消除?三、,实现某种功能的电路,它在任意时刻的输出,仅取决于该时刻输入信号的逻辑取值,而与信号作用前电路原来的状态无关。,写出其输入与输出之间的逻辑函数表达式或真值表,从而确定该电路的逻辑功能。其分析步骤为:(1)实际情况下,由于器件的延时效应,在一个组合电路中,输入信号发生变化时,输出出现瞬时错误的现象,把这现象叫做组合电路中的冒险现象,简称险象。这里研究静态险象,即电路达到稳定时,出现的险象。可分为0型静态险象(如图4-1)和1型静态险象(如图4-2):图4-10型静态险象其输出函数Y=A+,在电路达到稳定时,即静态时,输出Y总是1。然而在输入A变化时,输出Y的某些瞬间会出现0,Y出现窄脉冲,存在有静态0型险象。图4-21型静态险象其输出函数Y=A+,在电路达到稳定时,即静态时,输出Y总是O。然而在输入A变化时,在输出Y的某些瞬间会出现1,Y出现窄脉冲,存在有静态1型险象。(2)进一步研究得知,对于任何复杂的组合逻辑电路,只要能成为A+或A的形式,必然存在险象。为了消除险象,通常用增加校正项的方法,如果表达式中出现A+形式的电路,校正项为被赋值各变量的“乘积项”;表达式中出现A形式的电路,校正项为被赋值各变量的“和项”。例如:逻辑电路的表达式为Y=B+AC;当B=C=1时,Y=+A,Y正常情况下,稳定后应输出1,但实际中出现了0型静态险象。这时可以添加校正项BC,则YB+AC+BC=+A+1=1,从而消除了险象。四、-、、测试用与非门74LS00组成的半加器的逻辑功能(1)写出图4-3的逻辑表达式图4-3由与非门74LS00组成的半加器电路(2),并写出最简函数表达式(3)根据图4-3,在实验箱上选定两个14脚的插座,插好两片74LS00,并接好连线,A,B两输入接至逻辑开关的输出插口。S,C分别接至逻辑电平显示输入插口。按表4-2的要求进行逻辑状态的测试,将结果填入表4-2,与表4-1进行比较,看两者是否一致。**********S=C=、测试用异或门74LS86和与非门74LS00组成的半加器的逻辑功能,填入表4--4异或门和与非门组成的半加器S=C=AiBiCi-1SiSi00001010011000**********.分析、测试用异或门74LS86、与非门74S00和或非门74LS02组成的全加器的逻辑功能图4-5全加器逻辑电路(1)根据逻辑电路写出全加器的逻辑