文档介绍：摘要:本文介绍了基于标准单元库的深亚微米数字集成电路的自动化设计流程。此流程从
设计的系统行为级描述或 RTL 级描述开始,依次通过系统行为级的功能验证,设计综合,
综合后仿真,自动化布局布线,到最后的版图后仿真。在这里,我们用 Synopsys 公司的
VSS(VHDL System Simulator)工具进行各种仿真,用 piler 进行综合,用 Cadence
公司的 Silicon Ensemble 进行自动布局布线。对于最后的版图后仿真,由于输出文件的限
制,我们改用 Active-HDL 工具进行验证。本文同时用一个实例 DDFS 对整个流程加以了举
例说明。
关键词:库,仿真,约束,综合, floorplan,布局布线。
前言 1
前前言言
传统的芯片设计方法是手工全定制。随着半导体工艺的几何缩小,集成电路设计已经
到了深亚微米的时代。在同一面积上,晶体管数目的迅猛增加,传统的芯片设计方已几乎
变得不可能。再加上 time-to-market 的压力越来越大,用户要求芯片制造商在最短的时间
内用最低的费用生产高性能产品。为了解决这些问题,新的方法学和工具得到了发展。近
几年来,为了缓解 time-to-market 的压力和快速更新设计以满足用户的要求,一些高性能
的工具和技术得到了发展。高级设计语言的应用,如 VHDL , Verilog ,取代了手画电路图,
并且提高了设计重用。技术更改指令 ECO(Engineering Change Orders)技术的发展更进一
步的提高了设计重用。 Formal Verification 代替动态仿真,不仅提高了验证速度,更重
要的是它摆脱了工艺的约束和仿真 test bench 的不完全性,更全面的检查了电路的功能。
从行为级开始综合大大提高了设计者的设计灵活性,使设计者更进一步脱离了工艺与物理
的限制。设计预算方法学的发展使设计者在较少的时间内得到了较好的 QOR ,并且提供了
更好的环境约束。模块编译器简化和自动化了 data-path 设计,帮设计者解决复杂而没有
规则的 data-path 设计。自动布局布线提高了版图生成的效率,减少了过多的人工干预所
带来的不确定性。版图提取和分析加强了逻辑设计与物理设计之间的联系与信息交换,更
进一步提高了逻辑综合时对版图的考虑。设计重用技术,验证技术,行为综合和逻辑综合,
设计预算技术,模块编译技术,布局布线自动化,版图提取和分析等技术的应用大大提高
了设计人员的设计能力,缩短了设计周期。
本文讲述的是基于标准单元库的数字集成电路的设计流程和方法学。它从行为级的 HDL
描述开始,依次进行系统行为级仿真, RTL 级仿真,逻辑综合,综合后仿真,自动化布局
布线,最后是版图后仿真。所有这些步骤都是通过工具自动完成,快速而有效。
我用 Synopsys 公司的 VSS(VHDL System Simulator)工具进行各种仿真,用 Design
Compiler 进行综合,用 Cadence 公司的 Silicon Ensemble 进行自动布局布线。对于最后的
版图后仿真,由于输出文件的限制,我们改用 Active-HDL 工具进行验证。并且解决 clock
tree 和版图后仿真的问题。本文用 DDFS , I2C , counter 等实例对整个流程加以了验证。
本文的第1章简要介绍了深亚微米数字集成电路的设计流程。从第 2 章开始我们将分
章节详细介绍各个主要步骤。第 2 章介绍系统行为级仿真方法。第 3 章介绍行为级综合和
模型编译。第 4 章解释了综合的概念,介绍了逻辑综合的实现及讨论了几个常见问题的解
决方法。第 5 章解决了版图后仿真的实现问题,阐述了各种技术库的生成,比较了系统行
为级仿真和综合后仿真的区别。第 6 章介绍了 Formal Verification 和其他辅助工具的应
用。第 7 章详细讲述了自动化布局布线方法,解决了 clock tree 的生成问题。由于版图后
仿真与综合后仿真在操作上没什幺区别,这里就略去不讲。
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EDA设计的概述 1
第第111章章 EEDDDAA 设设计计计的的的概概概述述
随着电路设计进入 VLSI ,甚至 ULSI 时代,电路规模迅速上升到几十万门甚至几
百万门。根据摩尔定律,每十八个月增加一倍。而设计人员的设计能力只是一个线性增长
的曲线,远远跟不上电路规模指数上升的速度。为了弥补这个差距,工业界对 EDA 软件和
设计方法不断提出新的要求。在 80 年代,由美国国防部支持的 Very High Speed Integrated
Circiu