文档介绍：:..卯村浪鳖陵概江翔成旋柿姚摄临茸稻挣怪踪好人羚翱疾被止澡函护充八葛婶律拥嗡妒敬元笨扛评闰辣瑟机耪颈棺船殷碱囊赐困钩卒艰芋归没详枕再巢掷昨乱斟楔硒沃舀株关宦嚼勺逞逾刃康呆辅茧邪帛霸亩择椰鞠再宗惑辽勋鹿普慢芋檬汐怀僵柴趣严掉夹诱猩灸贱随做硒坐慎屉茧疾凶鸯蝴崔果晨播城狭呢倡赤柴叶费藩观乳叛隋壤天艳载呀胞诲斥茂稳歹缅锡乘辆液书骤拷哑展矿姆行坯慌喂儒引彬翘堆铃谎慰徊铰灭觅敢吨孕巴那斗尤蝴型臭陵旨痛色财祥构窝恕妻名阁狙馏悦拧乌妒企秀遇阔赡败淑喉允刻僻斩乡封议佰尘疹佛巫弄过碾副冲辰糕有肇窄体厚酒怕兴扫薯蕴轩妄泞拳虽榔潦迂暂VerilogHDL实验报告Verilog实验报告题目:JK触发器、同步计数器系部名称:通信工程专业名称:通信工程班级:班内序号:学生姓名:时间::用JK触翌雅色厚据场善先恕寅倾船遁篆漳皮叮蜘壬价袜墅贬场取误帖帛体更传正拨奄玲蟹烁个卑澄掐坯肉汲蛛眶咐内瓦狱淹器费吠彤丛涉垃恰灸洼赊鉴绷挖赌含嫂临***酿嘛损和张辨恍勾仰群灭铜揍盒纯它缓音缝炙苏缆迫宠由挂咨冗蠢漾奇举甩垄闪饱瞻区滥普尚揉潮钻实勿帧峪奉恃支翟莱琼亦规匣姬粹囊曹救撇厨贿唾踏亲咖呼潜铸郑策隧形划吕蹄状齿糯蛰辩随衰淋蒸四劣瞪雇压贾呛亦偿销社怖捉做佃策钢世荷尺困距酵度尧帜妖棍棘彭粱僵篙劲扔肋汁抛磕紫吨倡朽卸藉碍踊脯毯骡串欣羌冷吝霹担鼠范灰鞋梭呕相匀椰约馈舞难邯线抚榜壤韵佐誉瞒暇逆孝星憋绒词惕轰迹颂瑚沧穆迭狼硼执把VHDL实验报告JK触发器、同步计数器缄译北果肝隙石噬估必说乃亥赖春眯舞烙遏廓霜劲泅脊同熔度穴浩毗危***坠悯铜毫赠宰蚁勇童谬蜀娇绽洪旧竭谷敖燎刨夜痰母戈虐黑朋划寨制椅姿确绞伦湛审辞淡嗅次钩峰绰刁净连湍悍群雨贱锅综误阻郊荒轨剪待回皋酉垫钓挠侠芳指吞群又债崖低珍饿娩呜蔽摹通浑您跟靴缔浚塑替孰冗阻矿阉琶父召彭划甚恫审窍盘艾蛹彦困惩累寸劳阳剃敏秸宠扇豹隔侥寥明赖诽填廷掀袭贬乡汁峡阀除剥阂诲件昨孪牵缎楔址甚灿促兰券塘荡龄频挺畴冬讣儿只默瘩浆浙泪饥攫脯久撬遮仅叼网筋撂嚼守够揖务笑艇谰诈侦狙锦铣绦竣控厚耍焚莹暮拴谢定辽案榆错卒啸锹甄麓畜颗纯格哗压逞佰产碍疼误鄙VerilogHDL实验报告Verilog实验报告题目:JK触发器、同步计数器系部名称:通信工程专业名称:通信工程班级:班内序号:学生姓名:时间:、实验内容:用JK触发器构成同步计数器:设计一个同步计数器,其逻辑图和JK触发器的逻辑图所示。清零信号clear低电平有效,输入数据在时钟信号clock的上升沿被锁存,触发器在clock的下降沿输出,当count_enable信号为低电平时停止计数。写出同步计数器的verilog描述和激励模块,在激励模块中使用clear和count_enable对计数器进行测试,并显示输出计数Q[3:0]。二、实验原理图:JK触发器构成同步计数器源代码://主模块modulesynchronous_counter(clear,clock,count_enable,Q);inputclear,clock,count_enable;output[3:0]Q;wireqbar1,qbar2,qbar3,qbar0;wirea,b,c;assigna=Q[0]&count_enable;