文档介绍：:使用verilog语言设计一个三人表决器,其功能是:有3个输入,当有输入时,产生输出的值会显示在数码管中,例如,有1人表示同意时,数码管显示1,2人同意时,数码管显示2。::modulesanrenbiaojue( key1,key2,key3,led1,led2,led3,SEG_DATE,SEG_EN);inputkey1;inputkey2;inputkey3;outputled1;outputled2;outputled3;output[3:0]SEG_EN;outputreg[6:0]SEG_DATE;//装载3个输入的值parameter SEG_NUMO=7'h3f, SEG_NUM1=7'h06,//数码管显示1 SEG_NUM2=7'h5b,//数码管显示2 SEG_NUM3=7'h4f;//数码管显示3always@(*)begincase({key1,key2,key3})//检测按键KEY3,KEY2,KEY1是否按下,按下为1,悬空为0 3'b000:SEG_DATE=SEG_NUMO;//当有0个按键按下时,数码管就显示数字0 3'b001:SEG_DATE=SEG_NUM1;//当有1个按键按下时,数码管就显示数字1 3'b010:SEG_DATE=SEG_NUM1; 3'b011:SEG_DATE=SEG_NUM2; 3'b100:SEG_DATE=SEG_NUM1; 3'b101:SEG_DATE=SEG_NUM2; 3'b110:SEG_DATE=SEG_NUM2; 3'b111:SEG_DATE=SEG_NUM3; default:SEG_DATE=SEG_NUMO; endcaseendassignled1=!key1;//当按键1按下其对应的D1将会亮起assignled2=!key2;//当按键2按下其对应的D2将会亮起assignled3=!key3;//当按键3按下其对应的D3将会亮起assignSEG_EN=4'b0111;//SEG1-SEG3熄灭,:`timescale1ps/1psmodulesanrenbiaojue_vlg_tstfirst();//constants//generalpurposeregistersregeachvec;//testvectorinputregistersregkey1;regkey2;regkey3;//wireswire[6:0]SEG_DATE;wire[3:0]SEG_EN;wireled1;wireled2;wireled3;//assignstatements(ifany)sanrenbiaojuei1(//portmap-connectionbetweenmasterportsandsignals/registers .SEG_DATE(SE