三人表决器五人表决器的实验报告.docx

文档介绍：三人表决器、五人表决器的实验报告一实验目的 1. 熟悉 Quartus II 软件的基本操作 2. 学****使用 Verilog HDL 进行设计输入 3. 逐步掌握软件输入、编译、仿真的过程二实验说明三人表决器真值表: 输入信号输出信号 B1B2B3u 0000 0010 0100 0111 1000 1011 1101 1111 逻辑表达式: U= b1 b2 voter u b3 本次实验是要设计一个三人表决器。该电路应有两个数据输入端口 b1,b2,b3 ,电路的输出端口为 voter( u 输出信号)。三实验要求 1 、完成三人表决器的 Verilog HDL 程序代码输入并进行仿真 2 、采用结构描述方式和数据流描述方式 3 、完成对设计电路的仿真验证四、实验过程(1) 三人表决器: 程序代码仿真结果五人表决器: 程序代码仿真结果五、实验体会通过三人表决器和五人表决器的设计, 使我们更加熟悉 Quartus 软件进行数字系统设计的步骤, 以及运用 Verilog HDL 进行设计输入, 并掌握三人表决器和五人表决器的逻辑功能和设计原理, 逐步理解功能仿真和时序仿真波形。三人表决器和五人表决器大体相似, 并没有太大的区别。