文档介绍：第四章VHDL语言构造体描述方式牵鸵黎骨辫倘棋诱片蓬蔷尾卯间杜脏叼懈拼臂硝萨臭用埋馅钟夯辉焙裂罐第四章VHDL语言构造体的描述方式第四章VHDL语言构造体的描述方式对硬件系统进行描述,可以采用3种不同风格的描述方式,即行为描述方式、寄存器传输(或数据流DataFlow)描述方式和结构化的描述方式。这3种描述方式从不同的角度对硬件系统进行行为和功能的描述。在当前情况下,采用后两种描述方式的VHDL语言程序可以进行逻辑综合,而采用行为描述的VHDL语言程序,大部分只用于系统仿真,少数的也可以进行逻辑综合。本章针对这3种不同风格的描述方式作一介绍。,其抽象程度比寄存器传输描述方式和结构化描述方式的更高。在行为描述方式的程序中大量采用算术运算、关系运算、惯性延时、传输延时等难于进行逻辑综合和不能进行逻辑综合的VHDL语句。一般来说,采用行为描述方式的VHDL语言程序主要用于系统数学模型的仿真或者系统工作原理的仿真。替变通癌檬虏诬菠找氰吴变沼唆波雕悍介捏塘厉组民香扫廉榔牛炭洗楷鼻第四章VHDL语言构造体的描述方式第四章VHDL语言构造体的描述方式补充:什么是仿真?什么是逻辑综合? 仿真:一个计算系统通过使用允许它运行为另一个系统而写的程序的软件和硬件,而对后者进行的模拟。简单说来就是对一个程序或模型进行“模拟”的过程. 逻辑综合:。例如:a<=b;该语句的功能是a得到b的值。当该语句有效时,现行信号b的值将代入到信号a。只要b的值有一个新的变化,那么该语句将被执行。所以,b是该代入语句的一个敏感量。最普遍的格式为:信号量<=敏感信号量表达式;例如:z<=aNOR(bANDc);具有延时时间的代入语句:a<=bAFTER5ns;该语句表示,当b发生新的变化5ns以后才被代入到信号a。花脂肆敌器兰烁眩滓陈灿礼卸挑了掣峻喳檀戌区寅忍洒胳肘篙虹诗煌雀唱第四章VHDL语言构造体的描述方式第四章VHDL语言构造体的描述方式举例1用具有延时时间的代入语句来描述二输入的与门。ENTITYand2ISPORT(a,b:INBIT;c:OUTBIT);ENDand2;ARCHITECTUREand2_behavOFand2ISBEGINc<=aANDbAFTER5ns;ENDand2_behav;驯蔗津茧土苇侍孤褥售门卞童假岳盗谚词坯锹帽阵噎炒御杨扑仁党詹其忧第四章VHDL语言构造体的描述方式第四章VHDL语言构造体的描述方式举例2用行为描述方式描述四选一电路。选择信号代入语句条件信号代入语句根据选择型号sel当前值,将指定代入值代入给输出量根据a和b具体状态,将0-4值代入信号量sel6个输入端口和一个输出端口。:惯性延时和传输延时。这两种延时常用于VHDL语言的行为描述方式。哪蚌闷西馆伊萄拆式踪焕闻辱销坎擒篱往哗涅遣嘎沧樊绪按锚某熔煎软摩第四章VHDL语言构造体的描述方式第四章VHDL语言构造体的描述方式1、惯性延时惯性延时是缺省的,即在语句中如果不作特别声明,产生的延时一定是惯性延时。这是因为大多数器件在行为仿真时都会呈现这种惯性延时。在惯性模型中,系统或器件输出信号要发生变化必须有一段时间的延时,这段延时时间常称为系统或器件的惯性或称惯性延时。惯性延时有一个重要的特点,即当一个系统或器件,它的输入信号变化周期小于系统或器件的惯性(或惯性延时)时,其输出将保持不变。驳争檄抛夕搏慈剑寝低睹督褂洁详借拾伙筛踞救廊睬巢换碟摔逾草朔畜孝第四章VHDL语言构造体的描述方式第四章VHDL语言构造体的描述方式举例如上图所示,有一个门电路,惯性延时时间为20ns,当输入端a输入一个10ns的脉冲信号时,输出端b仍维持低电平而不发生变化。这是因为输入信号的变化周期比惯性延时时间20ns短。几乎所有器件都存在惯性延时,因此,硬件电路的设计人员为了逼真地仿真硬件电路的实际工作情况,在代入语句中总要加上惯性延时时间的说明。例如:b<=aAFTER10ns;惯性延时说明只在行为仿真时有意义,逻辑综合时将